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搜索资源列表

  1. UART1-Receive-and-dispatch

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  2. 这是一个UART1 收发实验程序，调试通过，仅供参考-This is an UART1 to receive and dispatch to test procedure and adjust to try to pass and only provide a reference...

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：51.44kb
    • 提供者：袁先生

  1. timer_16bits

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  2. 一个16位的定时器，用于系统时间调度,已经调试过，可以挂在avalonMM总线上。-an 16 bits timer,can userd for system s time dispatch.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-11-25
    • 文件大小：1.3kb
    • 提供者：xujie
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