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EPP
- 并口的EPP协议，与外部的FIFO的empty,full信号共同控制数据传输-of EPP parallel port agreement with the external FIFO empty, full common control signal data transmission
ongame
- 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
RISC-CPU
- 用FPGA实现一个简易的CPU，采用精简指令集结构，每一条指令有16bit，高三位为指令操作数，后13位为地址，该CPU能实现8种指令操作，分别有HLT（空一个中期）ADD（相加操作）SKZ（为零跳过）AND（相与操作）XOR（异或操作）LDA（读数据）STO（写数据）JMP（无条件跳转指令）。cpu包括8个部件，分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器，各个部件之间的相互操作关系由状态控制器来控制，程序指令存放在初始rom中，本例程存放
FIFO
- 异步FIFO的实现，可综合，可验证] keywords:almost_full,full,almost_empty,empty-The realization of asynchronous FIFO can be comprehensive, verifiable] keywords: almost_full, full, almost_empty, empty
MPEG-2_TS
- MPEG2中的TS流！讲解怎么用控制信息代替空包！-MPEG2 in TS stream! Explain how to use control information in place of empty packet!
yufafenxiqi
- 该程序能求出任意给定的文法的所有非终极符和终极符的first集，所有非终极符的follow集，所有语句的select集，能求出能导空的非终极符集合。给定任意字符串该程序能判定出是否能接受。由于空符号不好输入，在程序中用到空符号全部用@表示。-The program can calculate any given grammar of all non-ultimate breaks and the ultimate symbol of the first set, all non-ultimate
fifo
- 很多关于FIFO的文章其实讨论的都是空/满标志的不同算法问题。 在Vijay A. Nebhrajani的《异步FIFO结构》一文中，作者提出了两个关于FIFO空/满标志的算法。 -FIFO FULL/EMPTY Arithmetic
FIFO
- 该FIFO应当提供用户读使能和写使能输入控制信号，并输出指示FIFO状态的非空和非满信号，FIFO的输入、输出数据使各自的数据总线：in_data和out_data。-The FIFO should be provided to enable users to read and write enable input control signal, and outputs instructions FIFO status signals of non-empty and non-full, FIF
SRAM_controller_of_FPGA
- 视频处理源码，使用pdf格式输出，用的时候自解压，然后拷贝黏贴就行了。-`timescale 1ns/1ns module asyn_fifo(clk_wr,wr_en,clk_rd,rd_en,rst,din,full,empty,dout) input clk_wr,wr_en,clk_rd,rd_en,rst input[7:0] din output full,empty output[7:0] dout reg full_temp,empty_temp
CLK_3DIV
- 分频模块的设计 三分频 要求占空比为50-The design of the module frequency division three points of frequency requirements than empty for 50
Mult_Frequency
- Based on the verilog such as frequency meter accuracy, except for measuring frequency can also measure pulse width of empty measure than 32 counts of data through the simulation SPI serial output to SCM processing and display
15-PWM
- pwm 调光 不同脉宽的pwm调节脉宽，通过占空比来调节二极管的亮度-The light pulse width different PWM PWM adjust pulse width, through the accounting for adjusting the brightness of the diode than empty
texisystem
- 以单片机为中央控制器，设计一台出租车计价系统。系统中的直流电源由车载电源提供，电源电压为+9V~+24V。行驶里程传感器不需要设计，假设它具有汽车每行使1km提供1000个脉冲信号的特性。显示器可以采用LED数码管或LCD液晶显示模块。 应达到的技术指标： 1、 白天、晚上分别设置不同的里程单价，两位数码显示“X.X”,并用一键控制转换及 显示； 2、 两位数码显示车辆行使的里程数“XX”； 3、 营运起步价为5.00元，当小于3公里按起步价结算，当大于3公里时，按里程单价×
texi
- 以单片机为中央控制器，设计一台出租车计价系统。系统中的直流电源由车载电源提供，电源电压为+9V~+24V。行驶里程传感器不需要设计，假设它具有汽车每行使1km提供1000个脉冲信号的特性。显示器可以采用LED数码管或LCD液晶显示模块。 应达到的技术指标： 1、 白天、晚上分别设置不同的里程单价，两位数码显示“X.X”,并用一键控制转换及 显示； 2、 两位数码显示车辆行使的里程数“XX”； 3、 营运起步价为5.00元，当小于3公里按起步价结算，当大于3公里时，按里程单价×
texismoke
- 以单片机为中央控制器，设计一台出租车计价系统。系统中的直流电源由车载电源提供，电源电压为+9V~+24V。行驶里程传感器不需要设计，假设它具有汽车每行使1km提供1000个脉冲信号的特性。显示器可以采用LED数码管或LCD液晶显示模块。 应达到的技术指标： 1、 白天、晚上分别设置不同的里程单价，两位数码显示“X.X”,并用一键控制转换及 显示； 2、 两位数码显示车辆行使的里程数“XX”； 3、 营运起步价为5.00元，当小于3公里按起步价结算，当大于3公里时，按里程单价×
FIFO-verilog
- 本实验完成的是8位异步FIFO的设计，其中写时钟100MHz,读时钟为5MHz，其中RAM的深度为256。当写时钟脉冲上升沿到来时，判断写信号是有效，则写一个八位数据到RAM中；当读时钟脉冲上升沿到来时，判断读信号是有效，则从RAM中把一个八位数据读出来。当RAM中数据写满时产生一个满标志，不能再往RAM再写数据；当RAM中数据读空时产生一个空标志，不能再从RAM读出数据。-In this study, completed the 8-bit asynchronous FIFO design,
shift_reg
- 这是一个具有多功能的移位寄存器，长度为8位。具有置位输入端，具备串并转换的功能，并在寄存器满和空时给出提示信号。是专门为SPI模块特意编写的。-This is a versatile shift register, a length of 8 bits. With the input set, with string and conversion functions, and full and empty register signal when prompted.
fifo
- 一个同步FIFO，该FIFO深度为16，每个存储单元的宽度为8位，产生FIFO为空、满、半满、溢出标志。-A synchronous FIFO, the FIFO depth of 16, each storage unit width of 8, asked to produce the FIFO is empty, full, half full, the overflow flag.
FIFO
- 异步FIFO Verilog源代码，对控制读写地址进行设计，以便写满和读空只产生一个标志，实现对FIFO的缓冲控制-Asynchronous FIFO Verilog source code, designed to control read and write addresses in order to fill and read empty produce only one flag, the FIFO buffer control
buffer
- 一个串行接收，并行发送的缓存器，其数据存储使用双端口SRAM（一读一写）实现，SRAM大小为深64、宽32位（64字×32位，使用提供的双端口SRAM见目录rf2shd4）。缓存器按一位串行输入接收数据，缓存器位置全满后不再接收串行数据输入；并根据读数请求，按接收数据的顺序，将接收完整的32位数据发送出去，并标记该缓存器位置为空，又可以放置新的串行输入数据。 设计了同步和异步两种串行发送方法。-Receive a serial, parallel send buffer, the data