CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - modification

搜索资源列表

  1. 多功能电子钟

    0下载:
  2. 具有多种功能的电子钟:闹钟,报时和修改,定时闹钟,报时时间,带闹钟,报时开关。-with multiple functions of electronic bell : alarm clock, timer and modification, regular alarm clock, timer, with alarm clock, timer switches.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5.77kb
    • 提供者:张建
  1. 各段程序

    0下载:
  2. 具有多种功能的电子钟:闹钟,报时和修改,定时闹钟,报时时间,带闹钟,报时开关。 -with multiple functions of electronic bell : alarm clock, timer and modification, regular alarm clock, timer, with alarm clock, timer switches.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:10.59kb
    • 提供者:单明
  1. USB 2.0 IP Core

    1下载:
  2. USB20的IP CORE,可以直接用在SOPC下,自动完成全部的枚举,只需修改枚举参数即可!-USB20 IP CORE, can be directly used in SOPC, automatically complete the enumeration. only a modification of enumerated parameters can be!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:177.03kb
    • 提供者:林风
  1. FPGA_PWM

    0下载:
  2. 用Verilog语言编写的FPGA控制PWM的程序.利用码盘脉冲进行调速,进行过简单试验,可用.没有经过长期验证.做简单修改即可应用!-Using Verilog languages FPGA control PWM procedures. Using pulse code disk for governor, conducted a simple test that can be used. Not after a long-term verification. To do a simple
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1009byte
    • 提供者:温海龙
  1. Walsh

    3下载:
  2. 利用ISE编写的产生WALSH码的verilog程序,简单易懂,稍稍修改就可以产生出自己想的8 16 32 64位的WALSH码-Prepared using ISE verilog code generated WALSH procedures, easy to understand, a little modification can generate their own like the 8,16,32,64-bit code WALSH. .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-02-15
    • 文件大小:173.09kb
    • 提供者:蜡笔
  1. I2C_Slave

    1下载:
  2. I2C从设备(Slave) Verilog 代码、设计文档和使用文档,简单、适用:很方便修改工作频率,自定义寄存器接口。-I2C slave (Slave) Verilog code, design documents and user guide, simply to apply: the frequency of easy modification, customized register interface.
  3. 所属分类:VHDL编程

    • 发布日期:2013-10-11
    • 文件大小:583.44kb
    • 提供者:QinZhujun
  1. electronic_watch

    0下载:
  2. 电子表仿真,有显示年月日、显示时间、修改年月日、修改时间、闹钟功能-electronic watch. Function: show of data, time, modification of data and time, and set alarm clock.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.31kb
    • 提供者:吴笑
  1. PCR

    0下载:
  2. 本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。-This procedure is in the transport stream during transmission of program the clock to carry out field testing and modification, using Verilog HDL language programming.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:4.09kb
    • 提供者:yagebu
  1. lock

    0下载:
  2. 功能: 1、 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 2、密码清除:清除密码输入,并将输入置为”0000”; 3、密码修改:将当前输入设为新的密码; 4、上锁和开锁。-Features: 1, enter the password: press a key for each request in the digital tube display, and turn left 2, password clear: to remove the password i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:151.66kb
    • 提供者:谢柳
  1. MotorRecorder

    0下载:
  2. 汽车行驶状态记录仪,使用单片机和CPLD开发,稍加修改即可用于实践,具有很高的工程指导价值和现实推广前景-State car logger, use the MCU and CPLD development, a little modification can be used in practice, a high value engineering and practical guidance to promote the prospects of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:56.41kb
    • 提供者:ltj
  1. 61003107

    0下载:
  2. 公 共 电 话 通 话 计 费 系 统 在本课程中所选择的课题是用Verilog HDL实现的公共电话。该公共电话所实现的功能有打电话、修改密码。 公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。-The pay phone converses to charge system In this course the topic chosen is use Verilog HDL carry out of pay phone.The function carri
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:389.67kb
    • 提供者:杨进
  1. IEEE_standard_verilog

    0下载:
  2. 其中,Verilog硬件描述语言(HDL)的定义,在这个标准。 Verilog的HDL是一个正式的符号中的电子系统创建的各个阶段使用。因为它既是机读和人类可读的,它支持开发,验证,综合,硬件设计和测试,对数据通信的硬件设计,以及维修,改装和硬件采购。这个标准的主要对象是工具的实现者支持的语言和语言的高级用户。-The Verilog Hardware Descr iption Language (HDL) is defined in this standard. Verilog HDL is a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:3.97mb
    • 提供者:zhong
  1. FPGAOC8051P

    0下载:
  2. 在FPGA上对OC8051 IP核的修改与测试-OC8051 IP in the FPGA on the modification and testing of nuclear
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:332.69kb
    • 提供者:
  1. FPGA-drive-12864

    1下载:
  2. FPGA驱动12864液晶,一般可以显示我们想显示的,只要相应的适当修改。-The FPGA drive, can generally 12864 LCD display we want to show, as long as the corresponding appropriate modification.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-10-17
    • 文件大小:1kb
    • 提供者:亮亮
  1. test

    0下载:
  2. verilog Terasic grants permission to use and modify this code for use in synthesis for all Terasic Development Boards and Altrea Development Kits made by Terasic. Other use of this code, including the selling ,duplication, or modification of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.99kb
    • 提供者:詹龙
  1. weitb

    0下载:
  2. 在数字通信中,通常直接从接收到的数字信号中提取位同步信号,这种直接法按其提取同步信号的方式,大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法,本设计方案就是基于锁相环的位同步提取方法,能够比较快速地提取位同步时钟,并且设计简单,方便修改参数。采用Quartus II设计软件对系统进行了仿真试验,并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:582.38kb
    • 提供者:dandan
  1. floor

    0下载:
  2. 通过修改宏定义,可实现任意层电梯控制,满足不同楼层的需求-Through the modification of a macro definition, can achieve any elevator control, meet different demand of the floors
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:
  1. verilog

    0下载:
  2. 矩阵键盘未消抖 用verilog语言编写,文件简介明了。容易看都和修改。-Matrix not away with verilog keyboard shake language, file introduction and clear. Easy to see all and modification.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.28kb
    • 提供者:高炼
  1. edalock

    0下载:
  2. 4位电子密码多设计具有清除密码,重置密码,上锁密码和修改密码等功能。-Four electronic combination lock design, have modification password, clear the password reset the password, locking the password etc. Function.
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-30
    • 文件大小:936.44kb
    • 提供者:lily
  1. DE1_D5M

    0下载:
  2. // --- --- --- --- --- --- --- --- --- --- --- -- // Copyright (c) 2007 by Terasic Technologies Inc. // -------------------------------------------------------------------- // // Permission: // // Terasic grants permission to use and mod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.6kb
    • 提供者:len
« 12 »
搜珍网 www.dssz.com