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搜索资源列表

  1. shuzi.rar

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  2. 数字电子钟设计,整点报时,时分秒分模块设计,另附实验报告和实验结果,内容详细不容错过,The design of digital electronic clock, the whole point of time when minutes and seconds sub-module design, an additional test reports and laboratory test results, the details not to be missed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.25mb
    • 提供者:洪栋
  1. shuzi

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  2. 一个用FPGA语言设计数字秒表的程序,有相关的源程序和说明-FPGA design using a digital stopwatch language of the procedures and instructions related to the source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:421.46kb
    • 提供者:周妮
  1. shuzi

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  2. 为了从模拟滤波器出发设计IIR数字滤波器,必须先设计一个满足技术指标的模拟滤波器,亦即要把数字滤波器的指标转换成模拟滤波器的指标,因此必须先设计对应的模拟原型滤波器。-Starting from the design of analog filters to IIR digital filter, you must first design an analog filter to meet the technical indicators, which indicators should con
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:175.03kb
    • 提供者:张阳
  1. shuzi

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  2. 数字集成电路知识,很全,适合初学者,是pdg格式,请注意!-Knowledge of digital integrated circuits, very wide, suitable for beginners, is pdg format, please note!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-12
    • 文件大小:19.33mb
    • 提供者:卡卡
  1. shuzi

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  2. 讲述了全数字信号发生器部分频率值测算的表格-Full digital signal generator frequency value calculation form
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.82kb
    • 提供者:晓明
  1. shuzi

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  2. 在四位数码管上静态显示四位数字。数字的设计通过数码管笔画的输入完成-Static four digital tube display four digits. Digital design is completed by the input of the digital tube strokes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:211.78kb
    • 提供者:陈思
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