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搜索资源列表

  1. Automat

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  2. 设计一个自动售货机控制程序,它的投币口每次可以投入1元、2元、5元,且规定投入1元或2元后不得再投入5元。当投入总值等于或超过设定值(4元),售货机就自动送出货物并找回多余的钱。-design a vending machine control procedures, it can slot into each one yuan, the two yuan, 5 billion there are provisions into one yuan or two yuan may re-enter
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:210.49kb
    • 提供者:刘涛
  1. automachine

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  2. 自动售货机 l 设计要求: 1.机器有一个投币孔,每次只能投入一枚硬币,但可以连续投入多枚硬币。机器能识别的硬币金额为1元,5角和1角。顾客可选择的饮料价格有1元,1元5角,2元三种。每次只能售出1瓶饮料。 2.购买饮料时先选择饮料价格再投币,当投入的硬币总金额达到或超过饮料价格后,机器发出指示信号并拒收继续投入的硬币。顾客投币后,按动确定键,机器将发出饮料和找零硬币,若所投金额不足,则发出欠资信号指示。在欠资情况下,顾客可以继续投币购买,也可按取消键,机器将退出所投入的全部金额。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.33kb
    • 提供者:zy
  1. sd_card

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  2. 面向altera公司的大学计划sd-card ip核,检测sd卡是否插入卡槽中。-Altera company s University Program for sd-card ip core, testing sd card is inserted into the card slot
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.57mb
    • 提供者:陈小林
  1. 32ET_source

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  2. 32时隙的VHDL源代码 在开发E1 2M线路的时候非常有用-32 slot of the VHDL source code in the development of E1 2M lines is very useful when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:976byte
    • 提供者:王鹏
  1. vending_vhdl

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  2. 1、机器有一个投币孔,每次只能投入一枚硬币,但可以连续投入多枚硬币。机器能识别的硬币金额为1元,5角和1角。顾客可选择的饮料价格有1元,1元5角,2元三种。每次只能售出1瓶饮料。 2、购买饮料时先选择饮料价格再投币,当投入的硬币总金额达到或超过饮料价格后,机器发出指示信号并拒收继续投入的硬币。顾客投币后,按动确定键,机器将发出饮料和找零硬币,若所投金额不足,则发出欠资信号指示。在欠资情况下,顾客可以继续投币购买,也可按取消键,机器将退出所投入的全部金额。 3、顾客投入硬币之后,如果未
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:285.05kb
    • 提供者:蒋晓玲
  1. zidongshouhuojisheji

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  2. 本文采用Verilog HDL描述语言实现自动售货机系统的销售动作,用有限状态机进行系统状态描述,自动售货机通电复位时,自动进入系统初始状态,本文设计的自动售货机控制系统主要可以实现投币处理、计算投币总额、输出商品,输出找零、余额计算并显示等功能。-This verilog hdl describe language used for automatic machines system of action, with a limited system of state, state, the v
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:33.78kb
    • 提供者:高菲悦
  1. Quartus

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  2. Quartus程序是滤波器+功率检测+相关计算+TDD时隙切换,从滤波输出的过采样信号中随机指定输出其中的一路信号输出用来做功率检测和相关计算,相关计算完全采用串行计算比较的方式得到最大值,然后根据这个最大值的位置推算出上、下行时隙的切换点位置。-Filter+ Quartus program is related to computing power detection++ TDD time slot switch, from the filtered output signal over a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:45.39kb
    • 提供者:郑志龙
  1. V35interface-communicate

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  2. V.35接口与E1接口之间转换的基本原理,介绍了E1信道分时隙通信的基本过程,叙述了基于FPGA用VHDL和QuartusII来仿真本系统设计与实现的过程。-V.35 interface and E1 interface to convert between the basic principles of E1 channel introduces the basic process of communication sub-time slot, described by VHDL and FP
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1.26mb
    • 提供者:汪涵
  1. lroberts_Project_Final_Report

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  2. verilog code of my final project that is slot machine game.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:188.67kb
    • 提供者:zeshan
  1. PCIeDDR2add

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  2. PCIE-DDR2-双通道ADDA板主要用于AD数据的记录与回放。该板主要使用Xilinx公司的Virtex5 FPGA,通过PCIE IP核与主机通讯,存储系统包括DDR2 SDRAM和FLASH,为各种软件无线电技术的应用提供了一个非常强大的单插槽收发器解决方案。-PCIE-DDR2 dual-channel ADDA board is mainly used for the AD data recording and playback. The board Virtex5 the FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:
    • 文件大小:248.92kb
    • 提供者:dj
  1. drink

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  2. 一个自动饮料销售机的逻辑电路。它的投币口每次只能投入一个五角或一元的硬币。投入一元五角的硬币后机器自动给出一杯饮料:投入两元(两枚一元)的硬币后,在给出饮料的同时找回一枚五角的硬币。-An automatic beverage vending machine logic circuit. The slot can only put into a pentagonal or a coin. Invested $ 1.5 of the coins, the machine automatically
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:295.75kb
    • 提供者:沈桑霞
  1. VGA_CCD531

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  2. 本文围绕一个包含Nios II软核处理器的可编程片上系统展开数码相机的样机设计。论文首先对样机所要达到的整体功能进行了规划,接下来并行开展了软硬件设计。在硬件方面,充分利用了所使用平台提供的SD卡插槽、键盘、数码管、SRAM等各种硬件资源,并用Verilog HDL硬件描述语言设计了样机系统所需要的VGA接口控制器、CMOS图像传感器接口控制器以及VGA显示存储器;在软件方面,本文基于Nios II软核处理器用C语言实现了SD卡的驱动、FAT文件系统的移植、VGA显视器的驱动以及BMP图片文件的
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:14.38mb
    • 提供者:
  1. drink_sell_machine

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  2. 用verilog HDL编写的投币机,能实现单种饮料的够买找零-Written in verilog HDL slot machines, enough to buy a single beverage give change
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:783byte
    • 提供者:liangldai
  1. DE2_SD_Card_Audio

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  2. 该设计使用了Nios II系统来演示如何从SD卡读取。该软件从SD卡读取WAV文件并播放它通过LINE OUT线。简单地把SD卡插入插槽,在板子上,并连接音箱的LINE OUT端口。-This designs uses a Nios II system to demonstrate how to read from the SD card. The software reads WAV files from the SD card and plays it through the LINE OU
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:718.83kb
    • 提供者:黯魂天残
  1. -slot-machine

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  2. 按键分别表示1,2,3,4元商品,数码管显示10,20,30,40,选择商品后,投币时这里支持20,50也即2,5元币值,也可同时投入。最后数码管显示找零和投入币值数,且对应各种情况的灯亮-The buttons represent 1, 2, 3, 4, Product, digital display 10, 20, 30, 40, the choice of goods, coin here to support 20,50 2,5 currency can also be put int
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:33.31kb
    • 提供者:张启翔
  1. hardware_codeaasoftware_code

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  2. 自动贩卖机器有一个投币孔,每次只能投入一枚硬币,但可以连续投入多枚硬币。机器能识别的硬币金额为1元,5角和1角。 顾客可选择的饮料价格有1元,1元4角,2元三种,每次只能售出1瓶饮料,购买饮料时先选择饮料价格再投币,当投入的硬币总金额达到或超过饮料价格后,机器发出指示信号并拒收继续投入的硬币,此时如果未选择取消,机器将发出饮料和找零硬币。 顾客投入硬币之后,如果按取消键,机器也将退出所投入的全部金额。 找零或退币时,按由大到小原则处理,即总金额超过1元时,先退出1元硬币,超过5角时,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:6.74kb
    • 提供者:苏阳平
  1. PCM

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  2. PCM码流时隙信号产生模块的VHDL实现-PCM stream slot signal generation module based on VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:32.9kb
    • 提供者:real
  1. SUBWAY

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  2. ① 设计一个符合武汉市现行计价标准的地铁自动售票机。②每个地铁站设置一个开关,设置“10元”和“1元”两个投币口(用开关模拟),设置四个数码管,分别显示投币金额和找零金额,用指示灯表示出票。每次操作限购1张票。 -1、Designing a valuation in line with the current standard of Wuhan Metro ticket vending machines。2、Each subway station setting a switch, set
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.39mb
    • 提供者:顾庆佳
  1. vending_fsm

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  2. 自動販賣機 假設有簡單的一自動販賣機販售三類商品,一類售價1元,一類售價2元,另一類售價3元。如果該販賣機只能投入1元及2元硬幣,只有一個投幣孔,可連續投入硬幣但自動販賣機會將總數超過3元的零錢自動退出。完成選擇後,將會賣出商品,若有餘額找回剩餘的零錢,隨後,機器又將返回初始的狀態Hi。 -Vending Machine assume a simple vending machine selling merchandise categories, one category at $ 1,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.61kb
    • 提供者:蔡國勝
  1. TXcontrol

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  2. 在一个具有编解码,调制解调等的简单通信系统的硬件仿真中,发送端的时隙控制的VHHL源码-In emulation of a codec, modem, etc. have a simple communication system, the sender of the control slot VHHL source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:809byte
    • 提供者:
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