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搜索资源列表

  1. BFD.rar

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  2. 针对SOC测试环优化的BFD算法源代码。得到各个IP核在不同TAM宽度下的测试时间。,BFD Algorithm source code based SOC wrapper optimization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:200.54kb
    • 提供者:
  1. vga

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  2. VGA wrapper written in VHDL. This wrapper can be used to send VGA signals to the FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:5kb
    • 提供者:Rohit Kumar
  1. fft_gen

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  2. FFT vhdl generic: I m new to vhdl, and I tried to use xilinx fft core, but when I try to simulate it in test bench using ise simulator, I get zero results. here is what I do: 1- from core generator I choose fft core and create .vhd & .vho &
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:5.88kb
    • 提供者:Jayesh
  1. AHB_to_Wishbone_Verilog

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  2. 该源代码包是AHB总线到Wishbone总线的交接器,包括以下4个部分:RTL源代码,测试平台,软件测试程序,说明文档。-This source package is the AHB bus to Wishbone bus bridge(wrapper).It has the following 4 parts: RTL codes, testbench, software simulating files, help documents.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.98mb
    • 提供者:jinjin
  1. Ethernet

    0下载:
  2. xilinx xupv5-110t ethernet mac调试,工程已做好,直接可用。-xilinx xupv5-110t ethernet mac
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.94mb
    • 提供者:杨勇
  1. sata_controller_core_latest.tar

    0下载:
  2. The SATA2 core implements the Command, Transport and Link Layers of the SATA2 protocol and provides a Physical Layer Wrapper for the transceivers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:53.46kb
    • 提供者:akjfklaskdfj
  1. 4613m73a_nand_model

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  2. File Descr iptions: --- --- --- nand_model.v -structural wrapper for nand_die_model nand_die_model.v -nand model of a single die nand_defines.vh -file used to generate correct port maps for nand_model instanciation. nand_parameters.vh -fi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-10-17
    • 文件大小:86kb
    • 提供者:akjfklaskdfj
  1. 8051-IP

    0下载:
  2. The synchronous 8051 microcontroller is a common processor found in many embedded systems. By using asynchronous design techniques, the performance of the 8051 microcontroller is increased. Through simulation and the use of existing synchronous
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-07
    • 文件大小:239.94kb
    • 提供者:Sanju464
  1. jesd204

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  2. Xilinx JESD204 CORE的顶层wrapper与仿真文件,实际与仿真测试通过-JESD204 CORE top-level wrapper file and simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:4.57kb
    • 提供者:李刚
  1. gtx_tb

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  2. xilinx gtx core的仿真文件,以便更好地利用GTX-JESD204 CORE top-level wrapper file and simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.35kb
    • 提供者:李刚
  1. sp605_IBERT_rdf0036_13.3_c

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  2. 此文件是用所需的时钟缓冲器岁设计示例顶部包装。用户逻辑可以在此包装和岁设计实例化。XILINX官方参考设计。-This file is an example top wrapper for the ibert design with the required clock buffers. User logic can be instantiated in this wrapper along with the ibert design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.26mb
    • 提供者:李万泉
  1. i2c_wishbone.tar

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  2. verilog i2c master wishbone slave wrapper
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-07
    • 文件大小:4kb
    • 提供者:ascensor
  1. i2c_wb_wrapper_latest.tar

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  2. I2C Controller Wishbone Wrapper
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:13kb
    • 提供者:aprsc7
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