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canbus(FPGA)
- 基于FPGA的can 总线设计，采用verilog语言编写。在FPGA的开发环境下，新建一个工程，然后将本文件中的各个源代码添加进工程里，即可运行仿真。-FPGA-based bus design can use verilog language. FPGA development environment, a new project, and then the paper all the source code to add the project, Simulation can be run
ddc.rar
- 数字下变频器的matlab实现，一定的设计指标，可以用来知道vhdl程序设计,Digital Down Converter for matlab realized, certain design specifications that can be used to know VHDL Programming
dft
- verilog语言实在点变换DFT源代码，可以配合软核或者其他CPU进行综合FFT变换，也可以单独使用生成module！-verilog language is point FFT transform source code, can tie in with the soft-core CPU, or other integrated FFT transform, it can be used to generate module!
77433656timing_bit
- 位同步仿真，有仿真数据的输入，以及转换，可以输入到verilog中仿真-Bit synchronous simulation, simulation data input, and conversion, can be entered into the simulation verilog
frequency-counter
- 这是用verilog写的配合DE2 FPGA开发板的10进制显示频率计的工程文件夹的压缩包，解压后可直接下载到DE2板上，其中频率输入端是系统自带27M时钟D13用于测试，如果想要应用于别的开发板，可以重新分配引脚。-DE2 FPGA development board with with verilog write with decimal display frequency meter project folder compression package, after decompressi
caculate_variance
- Verilog语言求解均方根的近似方法，用MATLAB仿真实现，思想可移植到FPGA中-Verilog language rms approximate solving method, using MATLAB simulation, ideas can be transplanted into the FPGA
Clock-Divider
- this verilog program, Clock Divider, can be compiled successfully by Altera and ModelSIM.
jpegencode_latest.tar
- jpeg压缩编码电路，verilog编写，可以综合。-jpeg compression coding circuit, verilog writing can be integrated.
CAVLE-h264
- 本压缩文件包含了h.264压缩算法中的CAVLE的编解码模块（Verilog和VHDL两个版本），包含有仿真的testbench测试文件，综合后可以直接使用-The compressed file contains the h.264 compression algorithm CAVLE codec module (Verilog and VHDL both versions), including a simulation testbench test file, can be used d
Verilog-for-SDcard
- 啊，我前段时间编这个，当时晕的，用verilog做SD卡的例子网上很少，我当时找了好多C语言的，主要是知道发送命令的顺序和控制流程，你可以先做好SPI部分，运用C程序的发送命令顺序，把SD卡初始化，提取SD卡特定寄存器看成不成功，其实只要SPI时序没问题，一般没问题，之后用Winhex看看你的SD卡的FAT系统，网上有学习用的资料，好好算算数，之后应该可以做到直接读写SD卡，但若想随意读写SD卡工作量太大了，我还没这勇气-Ah, I make this a while ago, at that
test_5.0_tetris
- 基于Vivado实验平台，用Verilog语言编写的俄罗斯方块，可以在FPGA硬件上上下载运行(Based on the Vivado platform, the Tetris block written in the Verilog language can be downloaded on the FPGA hardware.)