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arban
- 这是一个用verilog实现的除法器代码。-This is a realization of the use verilog divider code.
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the underlying source code, a simple C
divider
- 16位有符号整数除法，将商并入移位后的被除数，节省资源。-16-bit signed integer division, will shift into business after the dividend, saving resources.
vhd_divider
- lattice isplever7竟然没有除法库,只好在网上找了老外写的vhdl除法器-lattice isplever7 Treasury did not divide, so the Internet to find a foreigner to write the VHDL divider
8bit
- 8bit数与8bit数的除法，用来实现数的除法，但不支持浮点数运算-8bit divider with 8bit
divider
- 几个有用的分频器电路的VHDL实现。有需要的进来-The divider using VHDL code. if you want, please come in. welcome to give some suggestion. Thank you.
examples
- 分频时序逻辑电路 的设计 书上的题目 自己编写的程序 希望大家共同交流-Divider sequential logic circuits ok hrllo
clk
- 二分之一分频器及其测试程序，是用modelsim仿真实现-One half of the divider and the test procedure is used modelsim Simulation
liufenpinjiafaqi
- 计数器是实现分频电路的基础，计数器包括普通计数器和约翰逊计数器两种，这两种电路均可用于分频电路中。-Is counter divider circuit, the counter including a common counter and Johnson counter two, these two circuits can be used in the divider circuit.
div5
- 用verilog描述的任意分频器，包括奇偶分频。-Any divider verilog descr iption, including the parity divide.
divider_VERILOG
- 采用VERILOG实现硬件除法器。提供RTL代码和仿真文件。-Achieved using VERILOG hardware divider. Provide RTL code and simulation files.
my_32fp_mult
- 这是一个计算32位浮点数的除法器，ALTERA的FPGA可直接用，用VHDL语言写的，希望能帮助有需要的朋友-This is a 32-bit floating-point calculation of divider, ALTERA FPGA can be directly used, written in VHDL language, hoping to help a friend in need