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MIPS
- 《MIPS五级整数流水线模拟系统》设计文档与源代码。 [代码性质] VC完整应用程序代码-The source and design document of <MIPS simulant system of 5 level int pipelining>. [code kind] VC whole application source code.
MIPS五级流水线模拟程序
- MIPS五级流水线模拟程序,能执行简单的MIPS指令,模拟流水线状态及寄存器结果,实现cpu流水的概念-MIPS five-level stream-line simulation program, this program can execute simple MIPS instruction, simulat stream-line s status and register result, and it implements stream-line of cpu.
pipelined-mips-cpu
- 用verilog语言描述了MIPS的5级流水线。-Language described by verilog MIPS 5-stage pipeline.
PipeLine.tar Verilog实现MIPS五段流水线
- Verilog实现MIPS五段流水线,22条指令(基本算术、移位和load、store指令),模块化设计,含注释-Verilog realization of five-stage pipeline MIPS 22 instructions (basic arithmetic, shift, and load, store instructions), modular design, with annotations
CPU
- verilog编写CPU: 1. 哈佛存储器结构,大端格式; 2. 类MIPS精简指令集,支持子程序调用和软中断; 3. 实现了乘除法; 4. 五级流水线,工作频率可达80MHz(每个时钟周期一条指令,不计流水线冲突)。 -MIPS like CPU using verilog
mips
- 在maxplus上实现了一个5级流水线的mips cpu,含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
CPU
- 32位5级流水线CPU设计指令系统、指令格式、寻址方式、寄存器结构、数据表示方式、存储器系统、运算器、控制器和流水线结构等-32bit pipeline CPU
MIPS
- mips处理器指令仿真器,可查看流水线执行方式-mips instruction processor emulator, you can review the pipeline implementation
mipscpudesign
- cpu设计实例mips。MIPSI指令集32位CPU(1)MiniCore设计实例全32位操作,32个32位通用寄存器,所有指令和地址全为32位 (2)静态流水线(3~5级) (3)Forwarding技术 (4)片内L1 Cache,指令、数据各4KByte,硬件初始化 (5)没有TLB,但系统控制协处理器(CP0)具有除页面映射外的全部功能 -cpu design example mips. MIPSI instruction set 32-bit CPU (1)
DES_IP
- 有效的改进3-DES算法的执行速度,采用了多级流水线技术,设计了一种高速的硬件结构,使得原来需要48个时钟周期才能完成的运算,现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中,大大缩短了SOC的设计周期。-Effective 3-DES algorithm to improve the implementation of speed, multi-stage pipeline technology, designed a high-speed
DES
- DES加密算法的VHDL实现,采用流水线技术实现-The VHDL implement of DES encrypt algorithmic
MIPS
- 带分支预测的MIPS流水线的verilog原代码。 详细介绍了流水线的设计代码-Branch prediction with the MIPS pipeline verilog source code. Details of pipeline design code
MIPS
- MIPS-lite Simulator 流水线模拟器实现-MIPS-lite Simulator pipeline simulator to achieve
CPUsourcecode
- 本设计实现了一个具有标准的32位5级流水线架构的MIPS指令兼容CPU系统。具备常用的五十余条指令,解决了大部分数据相关,结构相关,乘除法的流水化处理等问题,并实现了可屏蔽的中断网络。-This design implements a standard 32-bit 5-stage pipeline architecture of MIPS instruction compatible CPU system. Instructions with more than 50 commonly use
Pipelined-MIPS
- MIPS架构5级流水线设计,支持常用的整数指令。-5-stage pipeline MIPS architecture designed to support common integer instructions.
mips-cpu
- 一个组成原理的课程设计,完成一个流水线MIPS CPU的设计,有详细的说明及其代码,实测可用-a project about the design of MIPS CPU
MIPS
- 简单的MIPS流水线实现,无相关处理。实现R指令,J指令或者I指令。-Simple MIPS pipelined related processing. To achieve the R command, directive, or I instruction.
mips
- MIPS 五级流水线模拟系统,能读ASM代码,测试等-MIPS pipelined simulator
PipelineCPU
- 设计一个32位流水线MIPS微处理器,具体要求如下: 1. 至少运行下列MIPS32指令。 ①算术运算指令:ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 ②逻辑运算指令:AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 ③移位指令:SLL、SLLV、SRL、SRLV、SRA。 ④条件分支指令:BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 ⑤无条件跳转指令:J、JR。 ⑥数据传送指令:LW、SW
北航MIPS多周期
- 多周期流水线处理器的verilog实现。(The Verilog implementation of a multi cycle pipelined processor.)