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用Verilog和VHDL设计状态机的论文
- 详细介绍了用Verilog和VHDL设计状态机的技术。
FPGA-verilog-交通灯
- 采用verilog编写的代码,用FPGA实现交通灯控制,包含有数码管显示控制,倒计时控制,状态机等,是练习Verilog代码编写的一个很好的实例!
FPGA控制VGA显示(Verilog)
- 用FPGA开发板控制VGA显示,以800*600的分辨率,首先在屏幕的正中央依次出现“新”“年”“快”“乐”四个汉字,并分别移动到屏幕的四个角落,接着在屏幕中部从左至右依次出现“Happy New Year”英文字样,然后出现三个由小到大再消失的圆形图标模拟烟花,最后在黑屏中闪烁金星。字体均采用不同颜色,增添喜庆气氛。 本代码是练习VGA控制,ROM调用,时序控制及状态机运用的一个综合实例!
Verilog HDL典型入门例程
- 包括了跑马灯、交通灯、状态机等7个典型的Verilog HDL入门例程,希望对你有所帮助。
verilog状态机
- 简单的verilog状态机实现
简单状态机
- 用verilog实现了一个简单的状态机变化。
Verilog FSM
- 本实验介绍了FSM状态机的特点 应用等 其中源代码相当的详细,适合初学人群
fsm.rar
- 标准三段式状态机的写法 里面给出了一段式、二段式和三段式的状态机写法,便于对比,适合初学者 ,the standard format of Verilog FSM
fsmled
- verilog语言, 状态机实现数码管显示 -This uses verilog language to make state machine realization of digital control
horse_light4
- 六种花样的流水灯,从左至右,从右至左,中间向两边,两边向中间,跳格闪烁等。verilog语言编写; 并且扩展容易; 有两个状态机构成实现。quartus 9.0和7.1仿真通过。无错误,无警告。-Six kinds of patterns of flowing water lights, from left to right, from right to left, in the middle to both sides, both sides toward the middle, ju
synopsis_FSM_coding
- synopsis的有限状态机编码方法的文档。 针对synopsis的综合环境,根据其综合工具的特点说明安全可靠、速度适合的FSM编码风格。 FSM coding style under synopsis. Used for verilog or vhdl designer. Good study data for ASIC newhand.-synopsis of the finite state machine coding documents. Synopsis for the in
traffic
- verilog编写的一个交通灯程序,利用状态机实现。压缩包内有说明文档,源代码及时序截图-verilog prepared a program of traffic lights, the use of state machine to achieve. Compressed packet, there are documentation, source code and timing Screenshots
state
- verilog HDL下有限状态机(FSM),麻雀虽小,但五脏俱全!值得一看-under the verilog HDL Finite State Machine (FSM), the sparrow may be small, but is a fully-equipped! Worth a visit! !
state
- verilog语言编写的高效状态机设计,值得好好学习一下-verilog language efficient state machine design, it is well to study the
Verilog
- 用verilog实现七位最大公约数的算法,使用状态机,可仿真电路图-Seven with the greatest common divisor algorithm verilog implementation, the use of state machine circuit simulation
dct01
- Verilog编写的串口通讯下解码状态机-Verilog serial communication prepared under the decoder state machine
Verilog-HDL
- 这是关于VERILOG HDL的有限状态机的源码,大家参考参考,应该有好处的。-This is about VERILOG HDL source code for finite state machines, we refer to the reference, it should be good.
状态机
- 本代码跟据状态转移图,通过verilog实现了一个有限状态机。(This code implements a finite state machine with the state transition graph through verilog.)
verilog状态机
- 采用Verilog语言设计一个序列信号发生器和一个序列信号检测器,二者都以状态机模式实现。序列信号发生器输出8位宽度的序列信号“10110110”,通过数码管显示出来;序列信号发生器的输出接入序列信号检测器,检测器检测当前的输入信号,若出现目标序列信号则通过蜂鸣器输出一个声响,表示检测到有效的目标信号。(A sequence signal generator and a sequence signal detector are designed using Verilog language, b
FSM状态机verilog代码
- 能实现状态转换、移位功能的状态机,使用verilog代码编写,能通过modelsim编程实现。