当前位置：
首页 资源下载
搜索资源 - full adder verilog
搜索资源列表
-
0下载：
一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
-
-
0下载：
一位全加器，VERILOG实现，包括测试文件，测试可用，欢迎下载，共同学习-A full adder, VERILOG implementation, including test papers, test available, please download, a common study
-
-
0下载：
Full adder 8 vhdl code
-
-
0下载：
全加器的Verilog 实现代码
寄存器的Verilog 实现代码-Low-pass filter integral part of full-adder and register the Verilog implementation code
-
-
0下载：
DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。-DDS works
-
-
0下载：
算术逻辑部件的verilog代码，它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作-Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation
-
-
0下载：
This a code programed in Verilog Language.
It is Full Adder code designed using Half Adder-This is a code programed in Verilog Language.
It is Full Adder code designed using Half Adder..
-
-
0下载：
4 bit full adder verilog code n test bench
-
-
0下载：
Verilog的RTL级别全加器和测试平台，测试通过-Verilog RTL level full adder and test benck
-
-
0下载：
verilog DHL编写的一位全加器，编译通过。稍作修改便可编程任意位加法器。-verilog DHL write a full adder, compiled by. Slight modifications can be programmed any adder.
-
-
0下载：
基于verilog HDL编写的各种实例。。里面记载了计数器，全加器，等等的代码。-Based on various examples written in verilog HDL. . Recording the counter, full adder, and so the code.
-
-
1下载：
Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
-
-
0下载：
全加器，比较器等verilog hdl代码 以及测试代码-Full adder verilog hdl code of the comparator
-
-
0下载：
4位全加器的verilog程序设计-Four full adder verilog programming ...
-
-
0下载：
这是一个最简单的四位的全加器设计，由两个半加器构成，采用的是VERILOG的算法级和门级描述的。-This is one of the easiest of the four full adder design, consists of two half-adder, the VERILOG algorithm-level and gate-level descr iptions.
-
-
0下载：
This a full adder verilog code-This is a full adder verilog code
-
-
0下载：
half adder
full adder using half adder in verilog
-
-
0下载：
This is some real adder type stuff. To the fullest degree.
-
-
0下载：
自己写的full adder的verilog代码，请大家下载。如果有问题请评论给我-Write your own full adder verilog code, please download. If you have questions, please give me a comment
-
-
0下载：
verilog code for a full adder
-
