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搜索资源列表

  1. Verilog

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  2. 一些用verilog编写的小程序,有全加器,计数器,比较器VGA显示,键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8904220
    • 提供者:于苏
  1. bitadder

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  2. 一位全加器,VERILOG实现,包括测试文件,测试可用,欢迎下载,共同学习-A full adder, VERILOG implementation, including test papers, test available, please download, a common study
  3. 所属分类:Other systems

    • 发布日期:2017-04-10
    • 文件大小:1185
    • 提供者:wangdali
  1. FA_8

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  2. Full adder 8 vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:646
    • 提供者:mohsen
  1. Verilog

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  2. 全加器的Verilog 实现代码 寄存器的Verilog 实现代码-Low-pass filter integral part of full-adder and register the Verilog implementation code
  3. 所属分类:Energy industry

    • 发布日期:2017-04-02
    • 文件大小:3398
    • 提供者:田静
  1. 83390078DDS

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  2. DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。频率累加器对输入信号进行累加运算,产生频率控制数据X(frequency data或相位步进量)。相位累加器由N位全加器和N位累加寄存器级联而成,对代表频率的2进制码进行累加运算,是典型的反馈电路,产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器,以供查表使用。读出的数据送入D/A转换器和低通滤波器。-DDS works
  3. 所属分类:Embeded Linux

    • 发布日期:2017-04-17
    • 文件大小:43774
    • 提供者:394177191
  1. ALU

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  2. 算术逻辑部件的verilog代码,它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作-Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:169824
    • 提供者:李鹏飞
  1. FullAdder

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  2. This a code programed in Verilog Language. It is Full Adder code designed using Half Adder-This is a code programed in Verilog Language. It is Full Adder code designed using Half Adder..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:684
    • 提供者:Faisal
  1. adder_fa4bit

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  2. 4 bit full adder verilog code n test bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:28098
    • 提供者:M. Usman
  1. Full.adder

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  2. Verilog的RTL级别全加器和测试平台,测试通过-Verilog RTL level full adder and test benck
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1011
    • 提供者:
  1. ADDER

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  2. verilog DHL编写的一位全加器,编译通过。稍作修改便可编程任意位加法器。-verilog DHL write a full adder, compiled by. Slight modifications can be programmed any adder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:57234
    • 提供者:顾逸峰
  1. Verilog

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  2. 基于verilog HDL编写的各种实例。。里面记载了计数器,全加器,等等的代码。-Based on various examples written in verilog HDL. . Recording the counter, full adder, and so the code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:247716
    • 提供者:黄灿灿
  1. verilog

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  2. Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1325820
    • 提供者:城管111
  1. acc

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  2. 全加器,比较器等verilog hdl代码 以及测试代码-Full adder verilog hdl code of the comparator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1483
    • 提供者:徐鹏伟
  1. full_a4

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  2. 4位全加器的verilog程序设计-Four full adder verilog programming ...
  3. 所属分类:Other systems

    • 发布日期:2017-05-17
    • 文件大小:4257675
    • 提供者:忘忧草
  1. adder

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  2. 这是一个最简单的四位的全加器设计,由两个半加器构成,采用的是VERILOG的算法级和门级描述的。-This is one of the easiest of the four full adder design, consists of two half-adder, the VERILOG algorithm-level and gate-level descr iptions.
  3. 所属分类:ELanguage

    • 发布日期:2017-11-16
    • 文件大小:168713
    • 提供者:邢金丹
  1. full

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  2. This a full adder verilog code-This is a full adder verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:38516
    • 提供者:vishwabharath
  1. fulladder-using-half-adder

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  2. half adder full adder using half adder in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1017
    • 提供者:sonumonu
  1. Verilog Full Adder

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  2. This is some real adder type stuff. To the fullest degree.
  3. 所属分类:VHDL编程

    • 发布日期:2014-04-18
    • 文件大小:586
    • 提供者:quetzlcoatl
  1. fulladder.v

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  2. 自己写的full adder的verilog代码,请大家下载。如果有问题请评论给我-Write your own full adder verilog code, please download. If you have questions, please give me a comment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:711
    • 提供者:liuyang
  1. Task1

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  2. verilog code for a full adder
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:1379328
    • 提供者:nilan
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