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dds
- 基于FPGA的DDS设计，本程序采用verilog HDL语言编写，使用DDS+Pll倍频-The DDS-based FPGA design, the procedures used verilog HDL language, the use of DDS+ Pll frequency
sgs32
- Verlog HDL 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件-Verlog HDL write a 32 square-wave generator, for example, is able to add 4-way, phase adjustable, adjustable frequency, adjustable d
PLL_50MHz_to_12MHz
- Verilog HDL语言编写EP2C8Q208芯片PLL分频的简单程序，50MHz分频为12MHz-Verilog HDL language，EP2C8Q208 chip， PLL frequency of simple procedures, 50MHz to 12MHz frequency
vga256_success
- Verilog HDL语言编写的256色VGA显示程序，引脚分配适用于21EDA的EP2C8Q208开发板 程序中的PLL分频子模块为我上传的另一代码：PLL_50MHz_to_25MHz.rar-Verilog HDL language, 256-color VGA display program, pin assignment for the 21EDA the EP2C8Q208 development board programs. The PLL frequency sub-mod
VerilogEP2C8Q208PLL_12MHz
- Verilog HDL语言编写EP2C8Q208芯片PLL分频的简单程序 PLL_12MHz-Verilog HDL language EP2C8Q208 chip PLL frequency of the simple program PLL_12MHz
PLL
- Phase locked loop(PLL) Verilog HDL code
PLL
- 该测试程序用过Verilog HDL实现对PLL的分频，既频率管理功能-The Verilog HDL test procedure used to achieve the sub PLL frequency, only the frequency management function
PLL_success
- 数字锁相环，曼彻斯特的产生与解码,verilog hdl-Digital PLL, Manchester generation and decoding, verilog hdl
PLL
- 用Verilog HDL编写的锁相环程序-Phase-locked loop program written in Verilog HDL
frequency
- 时钟信号的各种分频、倍频实现，利用PLL实现及Verilog HDL语言。-The application of different frequency
AD4360config
- 此代码是ADI公司的锁相频率合成芯片ADF4360配置程序，采用Verilog HDL语言编程，并且经过实验验证。-This code is ADI PLL frequency synthesizer chip ADF4360 configuration procedures, using Verilog HDL language programming, and after experimental verification.
5_Gray_Mean_Filter
- 均值滤波是典型的线性滤波算法，（Verilog HDL）设计所需的模块有： （1）带PLL的全局时钟管理模块 system_ctrl_pll.v （2）OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig （3）OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565 （4）SDRAM数据交互控制器Sdram_Control_2Port （5）VGA时序
PLL
- 本次的设计主要任务是学会调用锁相环 IP 核，并对其进行仿真， 具体要求如下：（1）熟练掌握调用锁相环 IP 核的详细步骤。将 50M 的时钟分成 20MHz 和 100MHz 两个时钟（2）对锁相环进行仿真，验证 调用的锁相环的正确性。(The main task of this design is to learn to call the phase-locked loop IP core.)