文件名称:sgs32
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Verlog HDL 写得一款32路方波发生器,例子是4路可以自己加,相位可调,频率可调,占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件-Verlog HDL write a 32 square-wave generator, for example, is able to add 4-way, phase adjustable, adjustable frequency, adjustable duty cycle. See readme.doc. Here only provide a source module that contains the top-level sub-modules sgs32.v settings dds.v and pll module altp.v and waveform-driven document
(系统自动生成,下载前可以参看下载内容)
下载文件列表
sgs32
sgs32/altp.bsf
sgs32/altp.v
sgs32/altp_bb.v
sgs32/altp_wave0.jpg
sgs32/dds.v
sgs32/dds3.vwf
sgs32/readme.docx
sgs32/sgs32.qpf
sgs32/sgs32.v
sgs32/sgs32_readme.doc
sgs32/altp.bsf
sgs32/altp.v
sgs32/altp_bb.v
sgs32/altp_wave0.jpg
sgs32/dds.v
sgs32/dds3.vwf
sgs32/readme.docx
sgs32/sgs32.qpf
sgs32/sgs32.v
sgs32/sgs32_readme.doc
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