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  1. EDA3

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  2. 实验目的 1.学习一般有限状态机的设计; 2.实现串行序列的设计。 二、设计要求 1. 先设计0111010011011010序列信号发生器; 2. 再设计一个序列信号检测器,若系统检测到串行序列11010则输出为“1”,否则输出为“0”,并对其进行仿真和硬件测试。 -Purpose of the experiment 1. Learning the general design of finite state machine 2. Serial sequence de
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:94115
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