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  1. mul1617

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  2. 采用verilog RTL级语言,实现了有符号的16位乘17位的乘法器。特点是:采用流水的结构,可以在一个周期内处理完数据。通过QuartusII和Modulesim的功能仿真和时序仿真,并得到正确结果。-Realize the signs of 16 of the 17 patients take on time-multiplier. Features are: the structure of water, can be in a cycle processes the data. Thr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1168
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