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搜索资源列表

  1. DSP3

    0下载:
  2. 基于DSP的三相软件锁相环设计基于DSP的三相软件锁相环设计-DSP-Based Design of SPLL
  3. 所属分类:DSP program

    • 发布日期:2017-03-28
    • 文件大小:64054
    • 提供者:wrewt4t
  1. pll-matlab

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  2. 通信常用锁相环仿真-matlab格式-有简单注释。-Communications Common PLL simulation-matlab format- a simple comment.
  3. 所属分类:matlab

    • 发布日期:2017-03-25
    • 文件大小:1448
    • 提供者:纪晓岚
  1. DPLL

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  2. 全数字锁相环的verilog设计,已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1286
    • 提供者:yangyanwen
  1. altpll0

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  2. 锁相环的证实程序,可以在任何编译器中执行,但是要是TI公司的平台。-Confirmed by phase-locked loop process can be run on any compiler, but if TI' s platform。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2865
    • 提供者:张建平
  1. 003

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  2. 只是一个利用MATLAB实现同步数字锁相环仿真程序-Is just a realization of synchronous digital phase-locked loop using MATLAB simulation program
  3. 所属分类:matlab

    • 发布日期:2017-04-13
    • 文件大小:3433
    • 提供者:李星辰
  1. 255

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  2. 全数字锁相环的Verilog源代码,经过仿真调试-All-digital PLL Verilog source code, through the simulation to debug
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:154214
    • 提供者:张文
  1. DPLL_verilog_a

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  2. 用verilog语言描写设计的全数字锁相环,pDF资料-With the verilog language to describe the design of all-digital phase-locked loop, pDF information
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1308028
    • 提供者:lang
  1. dig_pll

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  2. 一个简易的数字锁相环,可以产生一个与输入同频同相的输出时钟-A simple digital PLL can generate an input in phase with the same frequency output clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:21235
    • 提供者:刘伟
  1. mypll_qpsk

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  2. MATALAB编写的QPSK用于载波同步的锁相环,其结构为平方环-MATALAB编写的QPSK的用于载波同步的锁相环,其结构为平方环
  3. 所属分类:matlab

    • 发布日期:2017-03-29
    • 文件大小:1056
    • 提供者:吴明钦
  1. soniclean200812161411248509

    0下载:
  2. 这是一篇关于cmos锁相环频率合成器的文章-this is an article of cmos pll
  3. 所属分类:Other systems

    • 发布日期:2017-04-05
    • 文件大小:298475
    • 提供者:edison
  1. PLL

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  2. 利用锁相环,比较好的实现了载波同步-PLL
  3. 所属分类:matlab

    • 发布日期:2017-04-04
    • 文件大小:9374
    • 提供者:xiaobo
  1. PLLC

    0下载:
  2. 平方载波同步法的MATLAB实现 锁相环部分的仿真程序 结果正确 可以直接使用-PLLC.M
  3. 所属分类:Communication

    • 发布日期:2017-03-28
    • 文件大小:1044
    • 提供者:xufei
  1. altpllpll

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  2. 用VHDL语言编写的锁相环源代码,可用于配置FPGA,在FPGA中实现PLL功能。-VHDL language with PLL source code, can be used to configure the FPGA, PLL function is implemented in the FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:2940
    • 提供者:王羽翾
  1. QPSK4_Weitongbu

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  2. 关于定时同步的Matlab仿真代码,采用锁相环技术实现-Matlab code for Timing recovery using PLL
  3. 所属分类:3G develop

    • 发布日期:2017-03-31
    • 文件大小:1675
    • 提供者:zzm
  1. 1

    0下载:
  2. 仿真锁相环 及锁相环的MATLAB代码-pll MATLAB
  3. 所属分类:Document

    • 发布日期:2017-04-16
    • 文件大小:185157
    • 提供者:张晓亮
  1. weitongbu

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  2. 数字锁相环实现位同步信号的提取,含电路图,和源代码-Digital phase-locked loop to achieve bit synchronization signal extraction, including schematics, and source code
  3. 所属分类:通讯/手机编程

    • 发布日期:2013-03-22
    • 文件大小:592165
    • 提供者:hulianhua
  1. weitongbu

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  2. 用数字锁相环实现位同步信号提取,包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
  3. 所属分类:其他小程序

    • 发布日期:2013-03-27
    • 文件大小:395629
    • 提供者:flower
  1. frerecov

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  2. 通信系统中有关于利用锁相环完成载波跟踪恢复的仿真功能-Communication system using phase-locked loop on the completion of the simulation function to restore the carrier tracking
  3. 所属分类:Communication-Mobile

    • 发布日期:2017-04-03
    • 文件大小:1418
    • 提供者:邦威
  1. pll_sim

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  2. 这是一个根据锁相环原理编写的MATLAB仿真程序,内有详细注释,同时附带了仿真结果图。-It is MATLAB simulation program of phase locked loop,while with the simulation results Fig.
  3. 所属分类:matlab

    • 发布日期:2017-04-02
    • 文件大小:107299
    • 提供者:wushumin
  1. Matlabpll

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  2. 基于Matlab的数字锁相环的仿真设计,一篇毕业论文,对数字和模拟锁相环进行了详细的分析和仿真-Matlab-based simulation of digital PLL design, a thesis on digital and analog phase-locked loop for a detailed analysis and simulation
  3. 所属分类:matlab

    • 发布日期:2017-04-01
    • 文件大小:199486
    • 提供者:张鑫
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