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dpll
- dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
PLLfpgapaper
- 实现数字锁相环的一篇论文，FPGA实现，用于位同步。-Paper digital PLL, FPGA implementation for bit synchronization.
c
- wcdma里面扩频所需的0号扰码源文件，并产生S行曲线，实现超前滞后门位同步-this is GOOD!
QPSK4_Weitongbu
- 在实现QPSK的系统时，用到的位同步部分的程序-QPSK in the realization of the system, used part of the process-bit synchronous
Gardner_baseband
- 对基带数字通信的位同步过程进行了仿真，采用Gardner算法，没有用插值。符号用SRRC进行脉冲成形，环路滤波器没有用PI回路，是简单的alfa，1-alfa低通滤波，NCO调整也比较简单。-Baseband digital communications for the bit synchronization process of the simulation, using Gardner algorithm, did not use interpolation. Carried out wit
1
- 1、用数字信源模块、数字终端模块、位同步模块及帧同步模块连成一个理想信道时分复用数字基带通信系统，使系统正常工作。 2、用数字信源、数字终端、数字调制、2DPSK解调、载波同步、位同步及帧同步等七个模块构成一个理想信道时分复用2DPSK通信系统并使之正常工作。 3、用数字信源、数字终端、数字调制、2FSK解调、位同步及帧同步等六个模块，构成一个理想信道时分复用2FSK通信系统并使之正常工作。-1, with the number of source modules, digital te
DSP
- 位同步也叫码元同步或比特同步，在数字通信系统中，接受端不论采用什么解调方式，都要用到码元同步。再模拟通信中不存在码元同步。我们知道消息是通过一连串的码元来表示并传递的，这些码元一般均具有相同的持续时间，接收端就收这些码元序列时，都必须知道每个码元的起该产生一个码元定时脉冲序列，-Bit synchronization code yuan, also known as synchronous or bit synchronization in digital communication syste
bit_synchronize
- 位同步例程源代码,FPGA应用领域，Verilog-Bit synchronization routines source code, FPGA applications, Verilog
bit_synch
- 本人写的MSK解调位同步完整程序，基于QuartusII90环境，采用verilog语言编写，程序简练，可靠性高，而且暂用资源少，适合CPLD器件。文件包含仿真和说明，欢迎下载！-I write a complete program MSK demodulation bit synchronization, based on QuartusII90 environment, using verilog language, procedures, concise, high reliability
synchronization
- 各种同步实验及系统设计。包括：同步载波提取、帧同步信号提取实验、位同步信号提取实验以及衰落信道帧同步电路设计与实现和位同步的提取方法设计。-Various synchronization experiment and system design. Including: synchronous carrier extraction, frame synchronization signal extraction experiments, bit synchronization signal ext
Study_on_Key_Technologies_of_n4-DQPSK_Modulation_a
- 本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础 上，采用超高速
weitongbu
- 关于锁相法位同步的VHDL实现，包括BLOCK图。-failed to translate
sy2
- 晶振频率为4.096MHz，系统同步时钟为256KHz，每个时隙占8位； 四路支路信码各为8位，分别为： 1 1 1 0 0 1 0 1 ；1 1 0 1 1 0 0 1 ；1 0 0 1 1 1 0 1 ； 1 1 1 0 1 0 1 1 ； 复接方式采用：按位同步复接。 -library IEEE use IEEE.std_logic_1164.all use IEEE.std_logic_unsigned.all
weitongbu
- 数字锁相环实现位同步信号的提取,含电路图，和源代码-Digital phase-locked loop to achieve bit synchronization signal extraction, including schematics, and source code
weitongbu
- 用数字锁相环实现位同步信号提取，包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
QPSK4_Weitongbu
- qpsk位同步源程序 包括调制解调及信道加噪等-qpsk bit synchronization source, including modulation and demodulation and channel plus noise, etc.
Synchronization_signal_extraction_circuit
- 同步信号提取电路，本设计采用锁相法实现位同步-Synchronization signal extraction circuit, the design method used to achieve bit synchronization lock
qdpsk
- 摘 要: 经过限带滤波后的QDPSK 信号的码元波形可分为稳定区与过渡区, 根据这一特点可以利用DFT 方法来实现信 号的解调和位同步。 在这种数字化解调器中需要设计一个合适的带通滤波器, 以便尽可能地消除信号的旁瓣分量而不影响信号 码元稳定区内的波形。本文介绍了上述带通滤波器的方案选择和基于M at lab 的滤波器参数设计方法, 以及仿真效果。-Abs tra c t: A f ter a band pass f ilter, QDPSK signal′ s symbo l can
vhdl3
- 介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全 数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
dsss
- dsss有关的位同步帧同步数字锁相法实现位同步-dsss the bit synchronization method to achieve frame synchronization bit synchronous digital lock