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fifo-1117
- 这是异步FIFO的VHDL实现代码，已经在FPGA上通过实践证明，运行状态良好
fifo-
- 异步fifo设计文档,有需要者可以看看.
fifo
- 使用VHDL编程的异步FIFO程序 经调试可运行
fifo
- 用双端口ram实现异步fifo，采用格雷码，避免产生毛刺。
实用verilog代码（乘法器，触发器,FIFO等）
- 本文件包含一些实用verilog程序代码，包括乘法器，除法器，伽罗瓦域乘法器，CORDIC数字计算机的设计，异步FIFO设计，伪随机序列应用设计，RS(204,188)译码器的设计，都是可综合的。对研究这部分的朋友有一定的帮助。
DC_FIFO
- DC_FIFO 是异步fifo
UART.使用FPGA的FIFO，状态机
- 使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。,The use of FPGA-FIFO, state machine, ping-pong operation to achieve the asynchronous UART.
FIFO-verilog
- 两种异步FIFO设计以及源代码（Verilog）-Two asynchronous FIFO design and source code (Verilog)
FIFO
- 异步FIFO国外经典教程，包含两篇重量级文献 -Asynchronous FIFO foreign classic tutorials, including two heavyweight literature
fifo
- 基于verilog的异步fifo设计，仿真效果良好-asynchronous fifo based on zhe verilog language
ASYNCFIFOXPXMOD
- 任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。-Arbitrary ratio of asynchronous clock fifo. Containing synplify ip library of dual-port ram. Used to deal with the issue of multi-clock domain.
async_fifo
- verilog HDL写的异步fifo代码及测试平台，直接可用，可生成RTL代码-asynchronous fifo write verilog HDL code and test platform, directly available, can generate RTL code for
fifo
- 基于verilog的fifo异步实现的源代码和分析。-fifo
FIFO
- FPGA实现FIFO模块，用于异步数据处理，作为高速缓冲CACHE-FPGA realization of FIFO module for asynchronous data processing, as the cache CACHE
afifo
- verilog编写的异步FIFO代码，功能仿真时是正确的。-verilog code written in asynchronous FIFO, functional simulation is the right time.
async-FIFO
- 采用VHDL实现异步的FIFO程序，是学习FPGA的重点内容-VHDL implementation using asynchronous FIFO procedures, the key elements to learn FPGA! !
FIFO
- 基于fpga的异步FIFO的设计和实现源代码-Fpga-based asynchronous FIFO design and implementation of source code
fifo
- 异步FIFO的VHDL程序，已经通过quartus编译和仿真。 -Asynchronous FIFO, VHDL program, has been compiled by quartus and simulation.