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PPL
- 该论文设计了一个基于锁相环技术的倍频器，用Proteus软件仿真，效果不错。-Phase-Locked Loop
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
2051_MC44817_PLL
- AT89C2051+MC44817锁相环电路CATV射频调制器汇编源代码。-AT89C2051+ MC44817 PLL circuit CATV RF modulators compiled source code.
si4133
- 采用集成化（包括VCO PLL LPF）的锁相环进行点频信号发生的的源代码-The use of integrated (including VCO PLL LPF) for the phase-locked loop frequency signal occurred at the source code
pll
- 频合锁相环LMX2326与单片机接口代码 -LMX2326 PLL frequency together with the single-chip interface code
clock
- 由锁相环(PLL)产生所需的2分频与4分频时钟8分频时钟 clk.qpf为可执行主程序 -By the phase-locked loop (PLL) have the necessary 2-and 4-frequency clock frequency of 8 minutes for Executable clk.qpf main clock
ADF4157
- ADF4157是ADI公司出品的一款锁相环芯片，它含有一个鉴相器，一个电子泵，一个sigma delta 分频器-ADI Corporation ADF4157 is a production of the chip phase-locked loop, which contains a phase detector, an electronic pump, a sigma delta prescaler
divtest
- VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
PLL
- mc9s12dp512锁相环初始化程序，可超频最高至48M-mc9s12dp512 PLL CRG initial resorce luoli
MB1504
- 锁相环芯片mb1504的烧写程序，能预置前置分频数和分频比！-PLL chip mb1504' s Shaoxie program can pre-pre-sub-sub-frequency and frequency ratio!
clk_led
- 带锁相环的循环灯，和分频电路，计数器电路-Lights with PLL
shuanglushuzihecheng
- 摘要 电能表作为用电量的测量工具广泛的应用于各种场合。在电能表校表系统中,需要的最基本的输入信号源是高精度双路正弦信号源,并要求可对其频率、相位、幅值进行调节,来对电能表进行校准。 基于单片机的程控信号源设计，运用数字调相、数字调幅和数字调频等技术，要求实现相位、幅度、频率的高精度程控调节。本文设计了一种利用锁相环频率合成技术和数字波形合成技术组成的程控低频正弦波信号发生器，并给出了调幅、调频、调相的实用电路，频率调节通过改变8253计数器的分频系数来实现；相位调节由51单片机预置计数器
beipinqilunwen
- 用微型计算机控制锁相环(PLL)可对计量光栅信号进行数字倍频 用这种挂 术产生的角度定标脉冲去量度齿轮侍动链误差比用时钟脉冲夸理，布助于蓰壹考粤 仪器的动态检测精度．-Phase-locked loop with a micro-computer control (PLL) can be grating on the measurement of digital harmonic signal generated with this hanging point calibration t
S3C44B0Xtest
- 本代码文件是S3C44B0X板的测试程序，包括汇编初始化文件和C语言测试代码。 汇编代码主要完成系统初始化，包括： 禁止看门狗； 禁止所有中断； 初始化存储器（包括SDRAM）； 设定锁相环倍频； 使能所有单元模块时钟； 初始化堆栈； 设置中断等等 C语言代码主要是应用代码，包括： 设置使用指令缓存； 修改系统主时钟为32MHz； IO端口功能、方向设定； 初始化中断； 初始化DMF50081液晶模块； 蜂鸣器测试； 液
44817pll_v2
- PIC16C54单片机＋MC44817锁相环制作的CATV射频调制器源代码，给有需要的人参考-PIC16C54 MCU+ MC44817 PLL RF modulator CATV produced source code, reference to people in need
ADifferentiallyCoherentDelay-LockedLoopforSpread-S
- 详细讲述了直接序列扩频差分锁相环的文章，包含具体的算法结构，并附有仿真结果。-A novel differentially coherent delay-locked loop(DCDLL) for accurate code tracking is proposed for direct sequence spread spectrum systems. Due to the use of the differential decoder and exactly one correlato
zhuomian
- 关于锁相环的设计，以及压控振荡器的设计，对于射频研究人员来说是一篇较好的资料。-about pll design
TheStudyofSimulationforTracingSatelliteDopplerShif
- 。利用理想二阶锁相环构造了三阶 环，对其捕获带宽、时间响应特性、稳定性和误差响应特性进行了仿真研究，分析了三阶环的参数选择 原则和跟踪卫星多普勒频偏的能力，并给出了环路滤波器的数字实现框图-. Ideal second-order phase-locked loop constructed using the third-order loop, its capture bandwidth, time response, stability and response characteris
EKSTM3210_v5_examples
- STM32时钟学习笔记(2010-01-27 09:23:15)转载标签：杂谈 分类：嵌入式 在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。 ①、HSI是高速内部时钟 8M，RC振荡器，频率为8MHz。 ②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接 外部时钟源，频率范围为4MHz~16MHz。 ③、LSI是低速内部时钟，RC振荡器，频率为40kHz。 ④、LSE是低速外部时钟，接频率为32.768kHz的石英晶体。 ⑤、PLL为锁
sxh.ppt.tar
- 用芯片实现锁相环，初步掌握利用锁相环实现倍频的设计及调试方法。-Chip PLL with