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Costa_sss
- 科斯塔斯环 有助于载波同步的研究 锁相 载频3.563MHz，初始频率3.5628MHz 绘图显示具体的循环锁相过程 绘图显示相位变化-Costas reference for carrier synchronization fc0=3.563MHz,fc=3.5628Mhz show the process of synchronzation and phase change with figure.
adf4350
- adf4133锁相环程序，目前是输出固定的几个频点，如果想改成可以改频的，可以自己加个串口，自己定义协议即可-adf4133 PLL program, is currently a fixed number of output frequency, the frequency can be changed if you want to change, you can add their own serial ports, you can define your own protocol
a
- PLL350锁相环源码，设置频率、分频比等等其他功能-PLL350 PLL source, set the frequency division ratio, etc. Other features
ADtest
- FPGA外接20MHz晶振，建立锁相环，再分频得到10MHz和8MHz时钟-I can t.
xs128PLL-and-pwmInit
- xs128利用PLL锁相环技术超频设置及pwm初始化设置-xs128 PLL and PWM init
dpll2
- 数字锁相环的vdhl实现，鉴相器，计数器，压控振荡器，和分频器-Vdhl DPLL implementation, the phase detector, a counter, a voltage controlled oscillator, and a frequency divider
dpll
- 用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
qpsk-carrier-pick-out
- QPSK基带数字相干解调的载波提取_陈教芳 本文介绍了基带数字相干解调的载波恢复锁相环的结构原理，并对其进行了性能分 析.与四倍频方法比较，在相同条件下，前者比后者环路信噪比高5一1odB.实验结果表 明，恢复的载波稳定性良好。 -qpsk carrier pick out
The-principle-of-phase-locked-loop
- 主要介绍了锁相环的基本原理，PLL参数测试示例展示，重点分析了CD4046——通用的CMOS锁相环集成电路，MT8870——音调译码器(Tone Decoder)是MITEL 公司所开发生产为一颗常用复频译码IC。-Introduces the basic principles of phase-locked loop, PLL parameter test sample shows, analyzes the CD4046-- generic CMOS PLL IC, MT8870-- ton
fp1-40-1_1
- fpga任意频率输出，精度《=2 ，串口控制分频系数，从50hz-51.2k精确分频，其中还包括小数点的处理。 通信部分：波特率处理模块、数据接受模块、数据校验及解码模块 分频部分：altpll锁相环模块，分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50hz-51.2k precision divider, whi
pll_sigma-delta
- 这是用simulink仿真的一个小数分频锁相环（fraction_N PLL），使用了sigma-delta modulator和8/9预分频，这只是其中一部分，如果再想实现细节，还有待更深入，可以联系我qq790290115-fraction_N PLL using simulink(2013a),it includes sigma-delta modulator and 8/9 prescaler
pll_prj
- PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone
Fast-Switching-PLL-Synthesizer
- A 10μs Fast Switching PLL Synthesizer for a GSM/EDGE Base-Station.介绍快速跳频锁相环的非常好的一篇文章！-A 10μs Fast Switching PLL Synthesizer for a GSM/EDGE Base-Station.A very good article on the fast frequency hopping phase-locked loop is introduced!
ADF4360-7
- 此程序是c8051f330单片机控制adf4360-7锁相环输出固定点频程序 -This program is controlled by MCU This program is c8051f330 single-chip microcomputer control adf4360-7 phase-locked loop frequency output protection program
pll_matlab
- 采用二阶换仿真锁相环的matlab代码，仿真结果ok，频偏200kHz.-it is used to simulate the PLL system.
PLL_test
- 用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
mash
- MASH源码应用于小数分频的锁相环，可以了解小数分频算法噪声分布情况。(The source code of MASH is applied to the phase-locked loop of decimal frequency division, which can understand the noise distribution of the decimal frequency division algorithm.)
ADF4355 数据手册
- ADF4355是微波宽带(54-6800MHz)可实现小数N分频或整数N分频锁相环(PLL)的频率合成器,高分辨率38位模数,低相位噪声电压控制振荡器(VCO),可编程1/2/4/8/16/32/64分频输出,模拟和数字电源为3.3 V,主要用在无线基础设施（W-CDMA,TD-SCDMA,WiMAX,GSM, PCS,DCS,DECT）,点到点/点到多点微波链路(ADF4355 microwave broadband (54-6800 MHZ) can realize the decimal
A7302_01_Reference code for A7302B
- A7302C是一个非常易于使用的CMOS射频发射机子1 ghz许可免费ISM波段(315/433MHz)。 这是一个fsk/ask与四步可编程单片射频发射机,功率放大(max 10 dbm @ 433 mhz)。 这个设备集成了一个完全压控振荡器和锁相环合成器。(A7302C is a very easy to use CMOS RF transmitter with 1 GHz licensed free ISM band (315/433MHz). This is a fsk/ask and
FPGA等精度频率计
- 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候)，在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟)，另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多