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  1. control step motor

    1下载:
  2. 步进电机控制,控制器,控制电机的VHDL源程序-stepper motor control, controllers, motor control VHDL source
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.04kb
    • 提供者:
  1. Verilog DHL数字钟

    1下载:
  2. 用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能-Verilog language used in the preparation of a digital clock procedures, in addition to the basic count, but also with school, an alarm clock
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.85kb
    • 提供者:谢树扬
  1. VHDL 的实例程序,共44个

    1下载:
  2. 经典VHDL 的实例程序,共44个!要下载的尽快-classic examples of VHDL, with a total of 44! To download as soon as possible
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:42.48kb
    • 提供者:立立
  1. 抢答器

    1下载:
  2. 扳动定义为“开始”(即enable)的开关后,一排指示灯变亮,之后抢答开始,有4个扳动开关代表4个抢答器,数码管将显示出最先被扳动的开关的序号,同时发出声音,表示抢答成功。若未按“开始”前,有任意开关被扳动,则数码管显示被扳动开关的序号,并发出另一种声音,表示有人抢答。-reached for the definition of "start" (enable) the switch, a row of bright lights changed, after Respond
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4.32kb
    • 提供者:王季红
  1. 8位加法器

    1下载:
  2. 8位加法器的原代码,主要内容下载看了就知道-Adder eight of the original code, read the main content downloaded know
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6.06kb
    • 提供者:luo
  1. ddsVHDL

    1下载:
  2. 基于VHDL的DDS设计,在QUTURS2zhon仿真通过-based on the DDS VHDL design and simulation through the QUTURS2zhon
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:94.85kb
    • 提供者:wl
  1. verilog实例

    1下载:
  2. 一些很实用的verilog源程序,是初学者的好棒手,希望能给需要的人一点帮助,请支持一下。-some very practical Verilog source is the beginners excellent hands, in hopes of giving those who need a bit of help, please support what.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:162.59kb
    • 提供者:叶若寒
  1. xapp336_8b10b

    1下载:
  2. 可编程器件大厂Xilinx提供的高速多状态编码8b_10b编码器,可直接使用在Xilinx公司器件的设计上-Xilinx programmable device manufacturers to provide high-speed multi-state coding 8b_10b encoder, direct access to the Xilinx devices on the design
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:175.37kb
    • 提供者:宋云成
  1. USB 2.0 IP Core

    1下载:
  2. USB20的IP CORE,可以直接用在SOPC下,自动完成全部的枚举,只需修改枚举参数即可!-USB20 IP CORE, can be directly used in SOPC, automatically complete the enumeration. only a modification of enumerated parameters can be!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:177.03kb
    • 提供者:林风
  1. 异步FIFO存储器的控制设计

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  2. 异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.-asynchronous FIFO controller design for the main asynchronous FIFO controller design. The language used Verilog HDL.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6.5kb
    • 提供者:*
  1. 用一位全加器组成四位全加器

    1下载:
  2. 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.55kb
    • 提供者:*
  1. crc_verilog_xilinx

    1下载:
  2. CRC校验码,用于对数据流进行crc校验。 主要有CRC_16,CRC_8,CRC_32校验。 所用语言为Verilog HDL.-CRC code for the data flow crc check. Main CRC_16, CRC_8, CRC_32 check. The language used for Verilog HDL.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:10.69kb
    • 提供者:*
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