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  1. D-ZX-Yccsf

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  2. 像素点的生成 直线生成算法的实现 圆生成算法的实现 区域填充的实现-pixels Generation Linear Algorithm Implementation of the Circle generation algorithm to achieve the realization of regional Filled
  3. 所属分类:绘图程序

    • 发布日期:2008-10-13
    • 文件大小:1.59kb
    • 提供者:刘碧茜
  1. dda_bresenham

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  2. use DDA and bresenham algorithn to draw line.
  3. 所属分类:绘图程序

    • 发布日期:2008-10-13
    • 文件大小:1.59kb
    • 提供者:黄鹤楼
  1. timespace_insert

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  2. 本代码用于在两个数据报文之间插入一个周期的时钟间隔,使得后续的处理不会将报文头部丢弃
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.59kb
    • 提供者:yang
  1. PolygonClipping

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  2. 基于divide and conquer策略的Sutherland-Hodgeman多边形裁剪算法的Matlab程序-Divide and conquer strategy based on the Sutherland-Hodgeman polygon clipping algorithm of Matlab procedures
  3. 所属分类:Graph Drawing

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:章礼平
  1. dspc

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  2. DSP C语言基础要点详细说明了,利用DSP c2000编程中的c/c++要点,值得一看-DSP C language-based elements described in detail the use of DSP c2000 programming c/c++ points
  3. 所属分类:DSP program

    • 发布日期:2017-03-30
    • 文件大小:1.59kb
    • 提供者:alex
  1. counter8

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  2. this is a souce code for 8 bit counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:teja
  1. CRC_chk

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  2. mac_rx code which is used sgmii mac recived .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:shaohejiang
  1. ___parallel_add0

    0下载:
  2. sum ololo bugaga altera master quartus do you need more?
  3. 所属分类:VHDL-FPGA-Verilog

  1. HMC5883_CC2530

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  2. HMC5883采集数据,利用CC2530无线传输采集的数据-HMC5883 CC2530
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:刘龙
  1. step_motor

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  2. AM3739步进电机驱动控制源码,可以直接应用到项目中。-AM3739 stepper motor drive control source code, can be directly applied to the project.
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:陈正
  1. VideoInEdgeDetection

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  2. VideoInEdgeDetection VisualDSP-VideoInEdgeDetection VisualDSP++
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:Ahmed Bsesa
  1. p3structural

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  2. To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:Jogi
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