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  1. whit_rim

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  2. QVGA显示白框 QVGA显示白框
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.22kb
    • 提供者:vico
  1. traffic_light

    0下载:
  2. 实现十字路口简单交通灯的verilog hdl源代码,可以实现
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.22kb
    • 提供者:王新
  1. sem

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  2. 使用信号量模拟ucos中优先级反转的问题-Analog ucos the use of semaphores in the Priority Inversion Problem
  3. 所属分类:uCOS

    • 发布日期:2017-04-11
    • 文件大小:1.22kb
    • 提供者:who
  1. pwm

    0下载:
  2. NIOS上的PWM代码 硬件实现 实现了可自由定义的,自定义相位,自定义死去时间,自定义占空比-NIOS code on the hardware PWM to achieve a free-defined, custom phase, custom die time, the custom duty
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-01
    • 文件大小:1.22kb
    • 提供者:Mooch
  1. 18b20

    0下载:
  2. 18b20 时序图 对于初学者还是不错的-18b20 timer series
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-11
    • 文件大小:1.22kb
    • 提供者:周向阳
  1. ed_DS1620

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  2. Implements all the methods to controll a DS1620 in c (ccs compiler) to PIC 16f628A
  3. 所属分类:DSP program

    • 发布日期:2017-03-31
    • 文件大小:1.22kb
    • 提供者:Eduardo
  1. New-folder-(2)

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  2. this is avhdl code for fir filter design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.22kb
    • 提供者:nisha
  1. div50m

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  2. 用VHDL代码编写的50分频器,已经经过Quarter仿真,证明正确,可用于计时器中-50 divider using VHDL code has After Quarter simulation, proved correct, can be used in the timer
  3. 所属分类:LabView

    • 发布日期:2017-11-14
    • 文件大小:1.22kb
    • 提供者:赵晓星
  1. Printf

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  2. ucos printf 在2410环境下的驱动程序-ucos printf 2410
  3. 所属分类:uCOS

    • 发布日期:2017-04-10
    • 文件大小:1.22kb
    • 提供者:Sven
  1. ad7266

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  2. 实现FPGA对AD7266的控制,采用Verilog语言编写-FPGA to achieve AD7266 control, using Verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:张阿俊
  1. ITU_656_Encoder

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  2. ITU_656协议下的图像编程代码,适用于此协议下传输图像的开发者-The image programming code under the ITU_656 protocol, suitable for transmission of images to developers under this Agreement
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:Hunter
  1. Versuch1.vhd

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  2. Simply Hello World alias Hola with seven Segment unit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:tux86
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