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  1. exa010101

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  2. 说明三个分段相连的信号的傅里叶变换和时频分析-connected signal the Fourier transform and time-frequency analysis
  3. 所属分类:绘图程序

    • 发布日期:2008-10-13
    • 文件大小:869byte
    • 提供者:李坤
  1. Keil-C

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  2. 基于C-51单片机的74LS138译码器应用实例与仿真实现 -Microcontroller-based C-51 74LS138 decoder and Simulation Application
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-29
    • 文件大小:869byte
    • 提供者:张凡
  1. hdb3enc_rtl

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  2. hdb3编码,实现很简单,实际验证过,可以用。-hdb3 coding to achieve is very simple, actually verified, you can use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:869byte
    • 提供者:张龙
  1. BEZIER

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  2. Graphics Program in C
  3. 所属分类:Graph Drawing

    • 发布日期:2017-04-11
    • 文件大小:869byte
    • 提供者:vittal
  1. arcgis-server

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  2. 连接arcgis server 获取服务-get arcgis server
  3. 所属分类:GIS program

    • 发布日期:2017-04-10
    • 文件大小:869byte
    • 提供者:cuiyunpu
  1. refraction

    0下载:
  2. 光学工程对光路的追迹应用很多 本程序可以模拟光的折射路径。-The refraction of light
  3. 所属分类:Fractal program

    • 发布日期:2017-04-03
    • 文件大小:869byte
    • 提供者:王笑乐
  1. yzm

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  2. 简单可用的验证码图片生成文件。验证码值存在session内。-Simple CAPTCHA image generation available documents. Verification code value exists within the session.
  3. 所属分类:Picture Viewer

    • 发布日期:2017-04-11
    • 文件大小:869byte
    • 提供者:周争
  1. the-box-dimension

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  2. 利用matlab图像处理计算一维信号的盒维数-Calculated using matlab image processing one-dimensional signal box dimension
  3. 所属分类:Fractal program

    • 发布日期:2017-04-01
    • 文件大小:869byte
    • 提供者:wuao
  1. seven-segment-display

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  2. seven segment diaplay
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:869byte
    • 提供者:sonumonu
  1. rom

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  2. ROM模式的实现机制,基于verilog语言。-Implementation mechanism of ROM model, based on Verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:869byte
    • 提供者:mxc
  1. mode_det

    0下载:
  2. 用于检测时钟的有无,通过输出的信号电平进行指示-For detecting the presence or absence of the clock, by the output signal level is indicated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:869byte
    • 提供者:夏思宇
  1. binarytree

    0下载:
  2. Binary tree in system verilog using classes, and automatic function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:869byte
    • 提供者:Sam
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