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  1. sql

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  2. 基于WinCE 5.0编译的SQLCE3.5的常用数据库指令测试代码,以及完整工程文件,开发环境为VS2008版,主要指令包括数据库、表的创建、删除、数据保存、查询等功能。-Common Database Directive SQLCE3.5 test code compiled based on WinCE 5.0, and a complete project file, the development environment for the version of VS2008, the m
  3. 所属分类:Windows CE

    • 发布日期:2017-01-09
    • 文件大小:137kb
    • 提供者:牧童
  1. AM-receiver

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  2. Example code of the AM Receiver realized with DSK C6713. Accompanies the book From MATLAB to Real-Time DSP with TMS 320 C6x processors by Welch et a-Example code of the AM Receiver realized with DSK C6713. Accompanies the book From MATLAB to Real-Tim
  3. 所属分类:DSP program

    • 发布日期:2016-04-23
    • 文件大小:137kb
    • 提供者:altaranus
  1. 3des_vhdl

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  2. 3DES VHDL SOURCE CODE
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:137kb
    • 提供者:Anami
  1. fir

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  2. 基于verilog的 FIR低通滤波器的实现(Implementation of FIR low pass filter based on Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:137kb
    • 提供者:yaaaan
  1. LCD1602

    0下载:
  2. 在LCD液晶屏上显示 Welcome to home(Display "Welcome to home" on the LCD LCD screen)
  3. 所属分类:单片机开发

  1. 实验10 输入捕获实验

    0下载:
  2. STM32F103 输入捕获例程,基于原子战舰开发板(STM32F103 capture routines)
  3. 所属分类:单片机开发

    • 发布日期:2017-12-19
    • 文件大小:137kb
    • 提供者:超级鱼
  1. AVR446

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  2. AVR实现步进电机加减速控制在AVR 单片机上的实现(Realization of step motor acceleration and deceleration with AVR)
  3. 所属分类:单片机开发

    • 发布日期:2017-12-31
    • 文件大小:137kb
    • 提供者:王进1234
  1. fen

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  2. 分频器,可以实现时钟分频,频率变小则周期变长(Frequency divider, can realize clock frequency division, frequency becomes smaller, then the cycle becomes longer)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:137kb
    • 提供者:佳12345
  1. FiniteStateMachine

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  2. 一个可以识别正则表达式的状态机,采用了多种Case描述,方便修改(A finite state machine designed for identifying expression patterns)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-05
    • 文件大小:137kb
    • 提供者:BXYMartin
  1. fir

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  2. fir滤波器源代码及测试程序,有限脉冲滤波器的源程序及测试程序 ,已经通过仿真了(Filter source code and test procedures,Finite pulse filter source and test procedures, has been through the simulation)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:137kb
    • 提供者:王大發
  1. Espier_III

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  2. ESPIER III schematic
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:137kb
    • 提供者:sq6tfk32
  1. ann_labview8.5

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  2. Design of labview simulation
  3. 所属分类:单片机开发

    • 发布日期:2018-05-01
    • 文件大小:137kb
    • 提供者:hieuhuech3
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