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  1. fdtd2d_plane_wave_obliq

    0下载:
  2. code about fdtd gooood5
  3. 所属分类:matlab

    • 发布日期:2017-04-15
    • 文件大小:4.84kb
    • 提供者:kave
  1. fdtd2D_TM

    0下载:
  2. code about fdtd gooood4
  3. 所属分类:matlab

    • 发布日期:2017-04-16
    • 文件大小:23.59kb
    • 提供者:kave
  1. aqua2d_ver3_1631

    0下载:
  2. code about fdtd gooood3
  3. 所属分类:matlab

    • 发布日期:2017-04-08
    • 文件大小:58.08kb
    • 提供者:kave
  1. SEG_Dynamic

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  2. 此实验中,实现了4连体共阴数码管的动态显示。被显示的数据是以2Hz的频率递增的。每个数码管中的小数点也会以2Hz的频率循环点亮。-This experiment, to achieve the 4 piece of negative dynamic digital display. The data is being displayed increasing the frequency of 2Hz. Each LED will take a decimal point in the cycle
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:406.98kb
    • 提供者:王晨
  1. fdtd2D_TE

    0下载:
  2. code about fdtd gooood2
  3. 所属分类:matlab

    • 发布日期:2017-04-06
    • 文件大小:49.96kb
    • 提供者:kave
  1. fdtd2d_7005

    0下载:
  2. code about fdtd gooood
  3. 所属分类:matlab

    • 发布日期:2017-04-17
    • 文件大小:8.84kb
    • 提供者:kave
  1. shifter_8bit

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  2. 此实验实现一个8位的循环移位寄存器,移位的频率是2Hz,移位的方向(左移或是右移)可控。为了能显示移位的结果,我们采用一个数码管的8个段来表示这个寄存器的值。-The experimental realization of an 8-bit cyclic shift register, the shift frequency is 2Hz, the shift in the direction (left or right) control. In order to show the resul
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:333.87kb
    • 提供者:王晨
  1. tanxinlixueyuyouxianyuan

    0下载:
  2. 专业性的书籍,《弹性力学与有限元》,2006年7月-Professional books, " elasticity and finite element" , July 2006
  3. 所属分类:Algorithm

    • 发布日期:2017-05-30
    • 文件大小:11.84mb
    • 提供者:ssss
  1. Adder_2bit

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  2. Adder_2bit ,带进位处理的2位加法器 此实验中,实现了2bit宽度的加法运算,并带进位处理。加数与被加数分别以SW[3..2]和SW[1..0]来表示,加法的结果用数码管静态地显示出来。-Adder_2bit, with carry handle 2-bit adder this experiment, the realization of the addition operation 2bit width, and bit into the handle. Addend and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:243.4kb
    • 提供者:王晨
  1. SEG_static

    0下载:
  2. SEG_static ,7段数码管译码及静态显示 此实验主要实现7段数码管(共阴极)的译码。拨动开关SW[3..0]代表输入的16进制数,译码电路将此16进制数转译成数码管上的段码,并静态地显示出来。-SEG_static, 7 segment LED decoder and the main achievement of this experiment the static display 7 segment LED (common cathode) decoding. Toggle swit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:235.55kb
    • 提供者:王晨
  1. JDBC-source

    1下载:
  2. JDBC编程基础,学习笔记,编程代码,使用mysql,包括存储过程等-JDBC Programming, study notes, programming code
  3. 所属分类:数据库编程

    • 发布日期:2013-02-23
    • 文件大小:5.74kb
    • 提供者:程雨轩
  1. Encoder4_2

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  2. Encoder4_2,带优先级的编码器 此实验完成但优先级的4-2编码,以拨动开关SW[3..0]作为输入源(开关上拨时输入为高电平),其中SW[3]的优先级高于SW[2]的优先级,SW[2]的优先级高于SW[1]的优先级,以此类推。编码的结果会以LED灯的形式显示。例如,当SW[2]上拨而SW[3]没有上拨时,LED[1..0]的显示结果将是“10”。-Encoder4_2, with a priority encoder to complete this experiment, but
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:209.28kb
    • 提供者:王晨
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