资源列表
anfis
- 用模糊神经网络逼近二维非线性函数，Matlab文件，附有说明文件。
cddbn__Y1001424[1].PDF
- 本文是关于802.11g标准的一些解释，和相关内容
T-S_module
- 基于T-S模型的预测控制。为Matlab文件，附有模型说明。
FullAdder_4
- 这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
c100
- 里面有关于C语言的源码100例，是很好折C初学者试用练习码，
qiangdaqi
- 抢答器。可以直接用QUARTUS2运行，解压无需密码。以前我们做实验的时候用的这个
CCS
- DSP的开发环境CCS经典的入门资料，有兴趣的朋友可以看看，不错的
statuscomarition
- 该模块的工作原理是把来自并行输入与状态控制模块的两组并行输出信号进行高低为对应的电平比较。 若对应状态相同则输出为1，否则为0。图中A0-A9为A组并行码；clk0为时钟信号，z为比较输出。
stasus1-counting
- 连1状态计数器与输出控制电路的功能有两个：一个是对状态比较器输出的连1状态进行计数，当计数器的计数量达到设置值是，计数器输出为1，并控制“并行输入与状态控制”电路，使各并行输出位置“0”。这样，状态比较起的各输入位皆为“0”，则其输出为“0”，表示状态已同步；若状态不同步，则连“1”计数器的输出始终为“0”。 连“1”计数器的另一个功能是：当其输出为1时，才使误码计数其进行计数。若在整个系统已同步后，出现了状态失步，则通过图中的误码统计与门限检测电路的输出状态控制连1计数器。en端的信号来
int2bit
- 整型数据转换为二进制数据的实验。全部都是整个文件夹上传的。可以用QUARTUS2直接运行的。
Mov9
- 本工程实现的是9位义位与串并变换模块 具体工作过程是： 在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp->A9->A8->...->A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短，作为一位4位后的串行m序列信号。 clk为输入时钟信号；inp为接收序列信号输入；Q为串行序列输出；B0~B3为四位并行序列输出。
realfft
- 快速傅立叶变换在C＋＋上的实现，比较简单，容易理解