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  1. lucene3.0.3

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  2. lucene3.0.3搜索的使用示例v1.3,这是一个简单实例,用于初级学习lucene3-Lucene3.0.3 search using the example of v1.3, which is a simple example for the primary learning lucene3.3
  3. 所属分类:Search Engine

    • 发布日期:2017-05-14
    • 文件大小:3.1mb
    • 提供者:King
  1. plot_using-_matlab

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  2. matlab绘制频谱图,可以绘制FIR滤波器的频率响应-using matlab to plot
  3. 所属分类:Other windows programs

    • 发布日期:2017-04-12
    • 文件大小:834byte
    • 提供者:zhangyi
  1. adc0809

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  2. adc0809的时序控制,已经过modelsim验证,请大家多多指教,一起学习-adc0809 timing controll
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.97kb
    • 提供者:yangxiaotong
  1. C语言中字符串的处理函数大全.txt

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  2. C语言中字符串的处理函数大全 包含很多字符的处理方式 经过验证正确可以使用
  3. 所属分类:其它

  1. restoration-algorithm-of-Morphology

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  2. 基于连续干涉图像的表面形貌恢复以及重建算法,具有较高的恢复精度和抗干扰能力。-Based on the interference image surface morphology of the recovery and reconstruction algorithm
  3. 所属分类:Graph program

    • 发布日期:2017-04-13
    • 文件大小:2.45kb
    • 提供者:何浪
  1. nand_data

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  2. this program is done in verilog hdl and it is program of AND gate DATA level modeling program-this program is done in verilog hdl and it is program of AND gate DATA level modeling program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:121.97kb
    • 提供者:hetang
  1. nand_gate

    0下载:
  2. this program is done in verilog hdl and it is program of NAND gate gate level modeling program-this program is done in verilog hdl and it is program of NAND gate gate level modeling program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:123.22kb
    • 提供者:hetang
  1. rs232_com_lib_sample

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  2. 1个vs2010的工程,带详细源码和解释,如何生成一个VC的静态库生成一个lib库文件,然后tst_lib01文件夹里面的工程,就是一个例子如何调用自己生成的静态库,如何使用vc静态库,com文件夹里面的是编译自己静态库的例子。例子里面是吧rs232通讯封装成自己的库文件;vc如何用rs232串口通讯,com通讯例子,自己的库-A VS2010 project,2 sample,1 is how to make you static lib file using vc, and another
  3. 所属分类:Communication

    • 发布日期:2017-06-14
    • 文件大小:20.6mb
    • 提供者:林端
  1. and_beh

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  2. this program is done in verilog hdl and it is program of AND gate BEHVIORAL level modeling program-this program is done in verilog hdl and it is program of AND gate BEHVIORAL level modeling program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:97.66kb
    • 提供者:hetang
  1. and_data

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  2. this program is done in verilog hdl and it is program of AND gate DATA level modeling program-this program is done in verilog hdl and it is program of AND gate DATA level modeling program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:119.69kb
    • 提供者:hetang
  1. and_gate

    0下载:
  2. this program is done in verilog hdl and it is program of AND gate gate level modeling program-this program is done in verilog hdl and it is program of AND gate gate level modeling program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:137.04kb
    • 提供者:hetang
  1. bmp216bit-array-vc

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  2. Microft VC 6工程,自己编写的源码,可以可以给把24位的bmp文件生成16位的bmp图片,因为有些工具例如image2lcd生成的是8位的图片数据,数组形式,有些程序需要用到16位的数据,例如stm32的lcd数据,就需要这样的一个程序,这个工程非常完备,内涵源码和注释,打开编译,就可以在当前运行目录生成数组; 使用注意: 1,不是bmp24位色的图片要用电脑的画图工具转换为bmp24位色的 2,图片要用电脑的画图工具进行垂直翻转, 3,把图片拉到filet
  3. 所属分类:GDI-Bitmap

    • 发布日期:2017-05-07
    • 文件大小:1.46mb
    • 提供者:林端
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