资源列表
mimasuo2
- VHDL的课程设计，密码锁，去年我们课程设计我的程序，很好的程序，请验收。可以做VHDL课程设计用 去年我的开发环境是 max.pulls2
dds_8bit
- rom地址宽度8位，256个正弦波数据。频率控制字可以步进，具有清零功能。
CEU
- 信道估计Verilog编程，本程序开发环境为Xilinx ISE7.1
8051-vhdl-code
- 单片机8051 IP内核的VHDL源码，需要的开发环境QUARTUS II 6.0。
VHDL
- VHDL硬件描述语言与数字逻辑电路设计——学习FPGA/CPLD时可参考
source_verilog
- 基本VERILOG模块，有相当多的功能，慢慢欣赏吧
elock
- 电子锁的vhdl实现 （pld数字系统设计上）
uart.core.for.FPGA
- 一个UART的FPGA core，附有详细的代码阅读笔记
VerilogHDL_StepperMotor_control
- 采用Verilog HDL语言编写的步进电机位置系统，实现步进电机的定速、加速、减速、定位，且速率和加减速度都能做到连续可调的程序，对控制类相关的学习者价值很高
coverlater
- 本程序是在Quartus7.2环境下编译的一个简单的(2,1,3)卷积码，能够成功地编译和仿真。
dpll_demo
- 一个实现简单的数字锁相环Verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有ModelSim仿真成功的波形图
i2c
- 基于VHDL语言实现的I2C总线设计，可实际使用