资源列表
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- 32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
FM-ok
- VHDL编写的驱动DDS，ad9850的程序，用于产生FM波
watch
- vhdl语言编写的一个秒表源码，包括在LCD上显示的部分，附带TB源码，对初学者比较实用
64
- 64位乘法器，超前进位的，大家看看，通过仿真的，verilog的
speedmess
- 此工程项目包可以实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真。并可计算轮速差的数值。当此数值超出规定的边界值时报警。
zzs4
- 用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现
ALU
- 用verilog编写的32位alu部件，用于cpu制作
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
fftinterface
- 电赛一等奖作品：音频信号分析仪的FPGA源码，VHDL编写，Quartus7.1综合，ModelSim6.2g se仿真，应用了opencores.org上的开源FFT IP核，加入了8051总线接口和ram
uart_vhdl
- vhdl的异步串口代码，可以方便以致在不同的FPGA中
8b10_enc
- 8b10b解码文件，我从网上下的一个，感觉不错，传上来大家共享
shuzhijietiaoqu
- 基于FPGA的全数字调制解调器设计实例，包含有Matlab程序和Quartus程序