资源列表
DS18B20
- 用VHDL写的DS18B20温度采集程序，QuartusII的完整工程，控制灵活，易扩展
BasicRSA
- RSA加密算法的VHDL实现，通过实际FPGA验证。
UART_send
- Verilog HDL 串口发送程序，在ACTEL Fusion FPGA上实验成功 ，和大家一起分享！^_^
Example-b3-1
- 使用Quartus II设计FPGA的应用设计实例 “\\Example-b3-1\\uart_regs\\src”目录下为设计源文件 “\\Example-b3-1\\uart_regs\\core”目录下为Altera的IP宏功能模块 “\\Example-b3-1\\uart_regs\\sim\\funcsim”目录下为功能仿真文件 “\\Example-b3-1\\uart_regs\\sim\\p
I2C_verilog
- 用verilog设计了一个简洁而实用的I2C总线控制器，对大家学习FPGA和I2C总线接口等相关方面的知识有较大的帮助。
USB2_0CY7C68013FPGAVerilogHD
- cy68013与fpga接口的veriloghdl设计
topclock
- VHDL写的数字钟，功能很全
VHDL-ADDER
- VHDL的N位加法器，非常的好用，经过仿真验证的！
vote7-2
- 七人表决器 在表决的过程中 多于四个通过 少于四个不通过
dianziqinsheji
- EDA技术中用VHDL语言设计电子琴实验代码。 里面含设计图，能实现8音电子琴。
stepper_motor_control_design_example
- 步进电机 VHDL 控制，整步 半步 细分 actel FPGA使用
crc16_ccitt
- crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.