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  1. deng

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  2. 模60计数器,适应verilog 语言实现,一个小程序,联系制作(A module 60 counter, implemented in the Verilog language)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:297kb
    • 提供者:wiyucx
  1. VGApika1

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  2. 实现VGA驱动,能实现皮卡丘图像的显示 新手入门(VGA driver, Pikachu display)
  3. 所属分类:VHDL/FPGA/Verilog

  1. cam_driver

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  2. Verilog Camera Interface
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:4kb
    • 提供者:tamero
  1. disparity

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  2. Disparity mapp code in VHDL
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:17kb
    • 提供者:tamero
  1. cputop

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  2. cpu简单开发,利用verilog实现。 并进行下板实验(CPU is simply developed and implemented with Verilog. And carry out the experiment of the lower plate)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:11.64mb
    • 提供者:zysps1
  1. yiweiLED

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  2. 使用Verilog语言实现LED灯移位功能(Using the Verilog language to implement the LED lamp shift function)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:2.65mb
    • 提供者:四海
  1. adder_4bits

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  2. 实现四位先行加法器的功能以及测试代码,其中adder_4bits.v为模块代码,adder_4bits—_tb.v为测试代码。还附加 部分其他加法器测试代码(Implement the function of four bit first adder and test code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:2kb
    • 提供者:FM姜子牙
  1. 5 +3

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  2. FPGA发送SOS呼救,按键可以发送信号,复位停止发送(FPGA sends SOS to save, key can send signal, reset to stop sending)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:3.5mb
    • 提供者:温酒清禾
  1. i2c

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  2. I2C总线verilog仿真,quartus(I2C bus Verilog simulation, quartus)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:148kb
    • 提供者:zed_awp
  1. college address

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  2. VHDL WINDOWS EMBEDEDDED SCM DEVELOP
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:73kb
    • 提供者:cietce
  1. EDA

    0下载:
  2. 课程设计,很成功,大家都用我的程序,希望对大家有点帮助(fpga It is very useful for any one who wan to learn fpga.)
  3. 所属分类:VHDL/FPGA/Verilog

  1. AGC

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  2. The AGC is a smart programmable gain amplifier (PGA). The amplifier gain is adjusted based upon the input signal level so that the output is at a specified Target Gain. The AGC can be configured to be either a mono or stereo input / output componen
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:343kb
    • 提供者:Eagle007
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