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  1. sdram_test

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  2. FPGA开发入门实验,一个SOPC开发实例——流水灯实验,希望对对学者能有所帮助。-Introduction to FPGA development experiment, an example of SOPC development- light water experiment, in the hope that scholars will be helpful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-24
    • 文件大小:7.35mb
    • 提供者:潘超
  1. yonghuzhiling

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  2. FPGA开发入门实验,一个SOPC开发实例——用户指令的设计,希望对对学者能有所帮助-Introduction to FPGA development experiment, an example of SOPC development- the design of user commands, in the hope that scholars can help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:8.21mb
    • 提供者:潘超
  1. clkx_bus

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  2. Imprtant example clk bus for VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.64kb
    • 提供者:Haitham
  1. char_fifo

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  2. character FIFO in VHDL very speed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.03kb
    • 提供者:Haitham
  1. clk_div

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  2. Clock devider in VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1.91kb
    • 提供者:Haitham
  1. reset_gen

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  2. reset generation to avoid asynch reset
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.52kb
    • 提供者:Haitham
  1. wave_gen_timing

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  2. Clock generation in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:596byte
    • 提供者:Haitham
  1. music

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  2. 是用VHDL语言编写的乐曲演奏程序,详细的写了各个模块的子程序-VHDL language is the music playing program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:6.27kb
    • 提供者:周琳琳
  1. PCI32shejicankao

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  2. 32位PCI设计参考,包含PCI核网表、设计参考等-32-bit PCI reference design, including the nuclear PCI netlist, design reference
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.46mb
    • 提供者:yexianchun
  1. WritteninVHDLmousedriver

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  2. 花了好长一段时间用VHDL写的鼠标驱动器 -Written in VHDL mouse driver. Doc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:5.48kb
    • 提供者:黄海执
  1. fifo_test.v.tar

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  2. code for implementing high speed fifo for apturing data from fpga-code for for implementing high speed fifo for apturing data from fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:1.95kb
    • 提供者:Vikas
  1. mentor.tar

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  2. high speed counter that is designed to work at 150MHz.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:22.56kb
    • 提供者:Vikas
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