资源列表
asyn_FIFOrealizedbyVHDL
- 一个比较经典的用VHDL实现的FIFO论文
asyn_FIFOandFPGAdesign
- 一篇关于FIFO设计以及FPGA设计的文章
eternityclock
- 一个在Xilinx spartan3实现的时钟，具有时分秒的计时显示以及年月日的显示，很有参考价值
minicpu
- 一个cpu的vhdl语言程序。非常好的 一个cpu的vhdl语言程序。非常好的
uart_v11
- uart串口的vhdl语言程序。本人调试过 ，非常好用
multiply
- 乘法器的vhdl语言描述.本人调试已经通过
CPU
- 以前在学校里的课程设计，使用verilog编写的一个CPU程序，可以下板子
usb
- usb 硬件实现 请大家多多指教
CPLD-VGA
- 有关verilog的硬件实现VGA设计的代码。
FPGA
- 有关FPGA芯片的管脚的封装的一些资料。
ByteBlasterII
- ByteBlasterII 下载线的制作
watch
- 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。 （1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。 （2） 顺计时：初始值为00.0S，通过键盘实现开始计时和结束计时功能。计时结束后，显示记录的时间。 （3） 用三个发光二极管正确显示以下状态：倒计时状态、顺计时状态