资源列表
ISP1362
- Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序
div
- 该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
LIGHT
- --author: Suntion Tang --date: 2008-6-7 -- two warning --modify: By Suntion Tang at 2008-6-14 --descr iption: 顶层文件，由于此系统简单， -- 且底层文件不多，故放弃原理图描述，采用VHDL语言描述
6713emiftofpgatopci
- 6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram，然后主机通过9054到双口ram，交换数据完成
ISE
- 学习Xilinx公司开发软件ISE的基础资料，从最基础到复杂逻辑设计。
hdl
- 用Verilog语言编写的实现NAND Flash块的控制存取以及同步的FIFO的控制
Cursor
- ALTERA的DE2平台VGA接口应用，由KEY0－KEY3控制上下左右，使屏幕上光标移动，由Verilog描述。
Traffic
- 使用ALTERA上DE2平台，使用Verilog描述，交通灯控制。
Time
- ALTERA上DE2平台，利用内部50M Hz时钟，在数码管模拟显示时间(时分秒)。
PWMtest
- 利用VHDL实现CPLD（EMP240T100C5）的PWM输出
VGA_test50m
- 利用VHDL实现CPLD（EPM240T100C5）的VGA屏幕输出
recuart_50m
- 利用VHDL实现CPLD（EPM240T100C5）的串口接收程序