资源列表
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- 基于VHDL语言的并串转换程序，有四位的并行输出转换为串行输出
3
- 基于VHDL语言的3级序列的产生，可以循环产生周期为7的m序列
1
- 基于VHDL语言的汉明码的译码，含有校正子跟纠错检错功能
5
- 串并转换程序，由串行输出转换为4位的并行输出
VGA_STUDY--OK
- VGA 测试程序，可显示彩色条纹，用vhdl语言编写，经过测试，运行稳定，带有注释！
7led
- dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过.
clock
- dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过.
ledwater
- dp_xiliux 的 CPLD Verilog设计实验,流水灯演示.代码测试通过.
rs232
- dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过.
rs232_vhd
- 此RS232通信协议用VHDL语言实现，基于Altium Designer公司的Protel DXP开发平台。本人是基于Nanaboard开发板编写的程序，其他用户只需要对配置文件进行修改即可用于其他电路板。
B_to_D
- 用VHDL语言将二进制数据转换成十进制数据，并将十进制的每一个位分离出来单独存放。使用状态机实现，程序简单，仿真效果很理想，占用可编程器件的资源较少。
LPM_ROMsin_signal_generator(12×256)MAX502
- 基于芯片MAX502的十二位并行DAC芯片的程序，利用FPGA中的ROM查表进行数据存储