资源列表
trueif
- 一个超前进位加法器（及其testbench) .v文件
verilog
- 一个桶形移位寄存器的.v文件，含testbench
verilog
- 一个简单状态机的.v文件，含testbench
add_overflow
- 一个带overflow功能的加法器的实现，采用Matlab+Simulink
add_rounding
- 一个基于Matlab+Simulink的带Rounding功能的加法器实现
complex_add
- 一个基于Matlab+Simulink的复数加法器实现
vhdl
- 非常经典的verlog hdl 语言学习教程及开发程序开发事例
Verilog
- Verilog编程规范，好东西大家一起分享，一起学习
flowadd
- 两个浮点数相加的加法器，使用verilog编写
sin
- 基于Quartus II 5.0编写的正弦波发生器，可控频率，用vhdl编写的
VHDL
- 实用VHDL教程,书中内容包括:了解数字集成电路的结构特点 掌握常用EDA工具的基本使用方法 掌握VHDL的基本语法和主要编程要点 掌握常用数字单元电路的VHDL设计 了解数字集成系统的基本设计方法
OFDMcode
- OFDM 的 VHDL 实现 分块实现. 功能强大