资源列表
dds
- 基于CYCLONE II的程序,DDS原理的函数信号发生器.采用查表法实现.各位可以参考.
watch
- 基于CYCLONG II的自己编的电子时钟.早期作品了,可能这方面的资料也比较多,但是个人思路不同,希望我的程序能给朋友们提供些须帮助.
Modelsim
- 不错的Quartus II 与modelsim结合仿真简介笔记，较为适合初学者，希望对大家有帮助！
e001_vhdlsample
- 学习VHDL的很好的例子，初学者可以认真的研究，以加深理解。我学过，感觉很不错。
PLDszzds
- VHDL的试验教程，可以用来做试验。写的很不错，如果想写点东西，可以参考。
detect
- 一个序列检测器的设计。程序不是问题，关键是理解状态机的编程思想。
SDR_SDRAM_controler_verilog
- 可以用的通用SDRAM控制器,可以用在FPGA上,是SDR类型的
yw
- 自己编的走马灯程序 用了就知道 太好使了 真的
chuan_to_bing
- 16位A/D转换程序，使用MAX+PLUS2做的，用状态机做的，但不够完善，望大家见谅
can_IPCORE
- CAN总线IPCORE，采用Verilog HDL语言实现。
sin
- 正弦信号发生器程序,用VERILOG写出。
MFSK
- 基于VHDL硬件描述语言，完成对基带信号的MFSK调制,源码