资源列表
alu
- 4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
multiplier
- booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
systolic
- 脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
vhdl_180gelizi
- VHDL的一些实例。 有加法器。存储器之类的。基本模块
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
moore
- moore状态机,综合已通过，可放心使用！正式版。
main
- vhdl程序 Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components.
8_jjfq
- 用VHADL和Verilog HDL实现带进位的8位加减法器。
FIR
- FIR数字滤波器分布式算法的原理及FPGA实现
chuzhuche
- 采用JAVA语言实现的出租车计价器的程序，与大家分享
PSK_vhdl
- 基于VHDL硬件描述语言，对基带信号进行PSK调制