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CatchCadCoordinate
- 捕获CAD中鼠表的位置坐标,用VS STADIO 开发 -catch mice CAD table position coordinates with the development of VS STADIO
Modelsim中文教程
- Modelsim中文教程,有３篇讲Modelsim的资料，对新手是个很好的参考资料-Modelsim Chinese guide, a three stresses Modelsim information, the rookie is a very good reference!
脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
一个波形发生器和sine波形发生器
- 这是一个典型的正玄波发生器程序和一个任意波形发生器程序，大家可以参考学习，对于vhdl入门还是很有帮助的-This is a typical wave generator Shogen procedures and an arbitrary waveform generator procedures, Members can take a learning portal for VHDL or helpful
muxplusii --vhdl 经典程序
- 用VHDL编写的数字时钟,可变宽度脉冲产生器-prepared using VHDL digital clock, Variable width pulse generator, etc.
vhdl语言例程集锦
- vhdl语言例程集锦,帮助你高效率学习VHDL语言。-VHDL Language Programming magazine, and help you learn from the high efficiency VHDL.
占空比1：1的通用分频模块
- 用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载-use VHDL to achieve the common 1:1-frequency module, a very practical and you are welcome to download
fifo程序
- 用verilog语言在fpga中实现fifo功能！-using Verilog language in which they simply realize fifo function!
k5
- 串口通信实验程序，用于FPGA和电脑串口通信研究-experimental procedure for FPGA serial communications and computer research
用cpld实现曼彻斯特编码
- 用cpld实现曼彻斯特编码 用verilog HDL进行曼彻斯特编码，用于通信中-cpld achieve with Manchester encoding with Verilog HDL Manchester encoding. for Communication
D触发器的设计
- D触发器的设计 主要用在时序电路中。 所用语言为Verilog HDL.-D flip-flop with the main design of the timing circuit. The language used for Verilog HDL.
指令译码电路的设计
- 指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.-instruction decoder circuit design. Mainly used in digital circuit design. The language used for Verilog HDL.