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  1. at24c02.zip

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  2. 所属分类:嵌入式/单片机编程

    • 发布日期:
    • 文件大小:1.34kb
    • 提供者:
  1. 数字钟程序

    0下载:
  2. 所属分类:嵌入式/单片机编程

    • 发布日期:2009-05-26
    • 文件大小:1.34kb
    • 提供者:www2221712
  1. miaobiao

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  2. 秒表,这是一个用数码管写的秒表,可以跑到9999。希望可以帮助大家。-Stopwatch, which is written in a tube with a digital stopwatch, you can go to 9999. Hope can help you.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-04
    • 文件大小:1.34kb
    • 提供者:黄大
  1. driver_1602

    0下载:
  2. 液晶模块1602点屏,驱动,显示等等,8位点阵,16位点阵-1602 points screen LCD modules, drives, shows, etc., 8 dot, 16 dot matrix
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1.34kb
    • 提供者:forsdth
  1. lcd128x64

    0下载:
  2. lcd graphic module with ks1070
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-12
    • 文件大小:1.34kb
    • 提供者:GPS设备
  1. c8051_spi.C8051F SPI接口读写字库芯片c程序

    2下载:
  2. C8051F SPI接口读写字库芯片c程序,C8051F SPI interface to read and write character c chip program
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2017-03-02
    • 文件大小:1.34kb
    • 提供者:刘庆
  1. fpu_sub

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  2. verilog code floating point subtraction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.34kb
    • 提供者:Nikhil
  1. mult

    0下载:
  2. 用verilog HDL语言实现的16位乘法器,以及tesrbench(测试文件)。-Verilog HDL language with 16-bit multiplier, and tesrbench (test file).
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.34kb
    • 提供者:jiyun
  1. add7710

    0下载:
  2. A sample AD7710 driver for testing on Code composer studio. Hopefully it works.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:1.34kb
    • 提供者:george
  1. SSD_MULTIPLEXING

    0下载:
  2. four seven segment displays are in multiplexing implemented on xilinx FPGA XC3S50
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.34kb
    • 提供者:Navnath
  1. agc_gen

    0下载:
  2. AGC(自动增益放大) Verilog代码 设计可以参考-AGC (automatic gain control) can refer to the Verilog code design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.34kb
    • 提供者:ying
  1. CrossClockDomain

    0下载:
  2. 跨时钟域设计不错的设计,进过modelsim仿真通过。-Cross-clock domain design is good design been to modelsim simulation through.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.34kb
    • 提供者:松鼠
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