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  1. zzs4

    1下载：
  2. 用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：647.32kb
    • 提供者：张兵

  1. jishiqi

    0下载：
  2. 用verilog实现的记时器程序,在Quartus II上编译通过并成功运行

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：2.12mb
    • 提供者：张兵

  1. qiangdaqi

    0下载：
  2. 用verilog实现的抢答器程序,在Quartus II上编译通过并成功运行

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：185.86kb
    • 提供者：张兵

  1. ALU

    1下载：
  2. 用verilog编写的32位alu部件，用于cpu制作

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：3.3kb
    • 提供者：胡豫陇

  1. LED

    0下载：
  2. 数字时钟显示模块,用VERILOG HDL 实现

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：10.87kb
    • 提供者：liufanyu

  1. CANSHUHUA

    0下载：
  2. Verilog参数化的课件,有兴趣的可以来看下

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：10.78kb
    • 提供者：liufanyu

  1. VerilogHDL_clock

    0下载：
  2. 基于Verilog HDL设计的多功能数字钟，有兴趣的

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：38.29kb
    • 提供者：沈三思

  1. ethernet_tri_mode_rtl.tar

    2下载：
  2. 以太网控制器verilog，含有mac,mii接口

  3. 所属分类：VHDL编程

    • 发布日期：2008-10-13
    • 文件大小：36.54kb
    • 提供者：sunhuaiyi

  1. 使用VHDL语言设计数字钟

    1下载：
  2. 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：1.59kb
    • 提供者：woxisiji

  1. 数字秒表

    0下载：
  2. VHDL Y语言的

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：112.58kb
    • 提供者：woxisiji

  1. DebussyandModelsim

    0下载：
  2. Debussy和Modelsim的混合使用

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：218.36kb
    • 提供者：liujie

  1. osc

    0下载：
  2. 数字示波器的FPGA实现 VHDL编写 Quartus7.1测试通过

  3. 所属分类：VHDL编程

    • 发布日期：2014-01-17
    • 文件大小：2.14mb
    • 提供者：李星
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