资源列表
can_parts
- 实现CAN控制器的VHDL源码,与大家分享.
SignalTapII7.2_LAB
- a一的个非常经典的演示说明,其中有状态机的表述
divider
- 基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）
verilog_UART
- This Verilog HDL descr iption implements a UART Version 1.1 : Original Creation 2.1 : added comments
AdvancedFPGADesign
- 国外最新出版的高级VHDL设计指南，内容新，对从事VHDL设计的人员很有帮助，：）。
Verilog
- 给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢
temperature
- 基于VHDL控制的DS18B20温度测量程序，精确到小数点后两位，在实验板上通过；
f_adder
- 用VHDL语言采用串行方法实现用1位全加器实现4位全加器
UART
- 经典UART程序，通用异步收发器设计的vhdl语言
VHDLexample
- VHDL的例子，是我学VHDL以来收集的，那出来共享，想要的下哈
DDS_all
- 这个是相当不错的EDA编程，是电子设计大赛准备期间我引以为自豪的一个，能产生正弦，余弦，方波（可调占空比），三角波，锯齿波以及各种叠加波形，可以自行设置。
FPGA_VRILOG
- 一套基于XILIX,SPATAN2,XC2S200 芯片实验板上的,10个典型VRILOGHDL的FPGA实验,有帮助,