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  1. washmashine

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  2. 用VHDL实现的洗衣机作业,可以启动、清洗、排水、脱水、换档。-Washing machine with VHDL, you can start, wash, drain, dehydration, shift.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:489.43kb
    • 提供者:何国锋
  1. uart

    0下载:
  2. quartus13.0 串口ps2键盘的fpga开发应用-quartus13.0 ps2 keyboard port development and application of fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.66mb
    • 提供者:陈淮雨
  1. i2c

    0下载:
  2. 一个非常好用的verilog I2C程序。已经经过测试可用-A very good use of I2C Verilog program. Has been tested and can be used
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:884.51kb
    • 提供者:张龙江
  1. PLD_design

    0下载:
  2. Altera大学生计划DE2-115开发板: Nios2开发应用-Altera Students plan DE2-115 board: Nios2 development and application
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-13
    • 文件大小:19.61mb
    • 提供者:陈淮雨
  1. ISEuart

    0下载:
  2. 实现串口通信,Verilog语言,ISE开发环境,实现8字节的传输-Uart transition
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.74kb
    • 提供者:孟志彬
  1. sdcard_mass_storage_controller

    0下载:
  2. SD卡的读取,FPGA读取sd卡,用verilog语言编写-SD card reader-writer source code. Prepared to use Verilog. Is pretty good. Be used for reference. In particular, the development of personnel SD card!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.23mb
    • 提供者:管洪炎
  1. SD-verilog

    1下载:
  2. SD卡的读取,可以供大家参考。用Verilog语言编写的-SD card reader-writer source code. Prepared to use Verilog. Is pretty good. Be used for reference. In particular, the development of personnel SD card!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:25.88kb
    • 提供者:管洪炎
  1. GPS

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  2. 通过UART在FPGA数码管上显示经纬度坐标的代码-By UART displayed on FPGA digital latitude and longitude coordinates of the code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.69mb
    • 提供者:管洪炎
  1. GreedySnake

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  2. verilog 基于Nexys3 VGA显示的贪吃蛇设计-verilog based Snake Nexys3 VGA display design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.55mb
    • 提供者:程晓
  1. mux4_1

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  2. 4對1得多工器,使用verilog與法寫成,包含test檔案-4to1 mux
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.03kb
    • 提供者:蘇柏睿
  1. full_adder1

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  2. 一位元全加法器,1位元輸入,使用Verilog語法,包含test檔案-1bit fulladder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:蘇柏睿
  1. shift_reg_for

    0下载:
  2. 四位元移位暫存器,Verilog語言,使用for迴圈去寫-Four yuan shift register using for loop to write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.18kb
    • 提供者:蘇柏睿
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