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  1. verilog 实现cameralink

    2下载：
  2. 利用verilog实现cameralink的收发功能。

  3. 所属分类：VHDL编程

    • 发布日期：2021-09-12
    • 文件大小：78.58kb
    • 提供者：hzg249332062

  1. 矩阵计算

    0下载：
  2. 用于矩阵计算的Verilog源代码，实测可用，欢迎下载。

  3. 所属分类：VHDL编程

  1. 基于FPGA的44矩阵键盘检测设计

    0下载：
  2. 完成了基于FPGA的矩阵键盘检测设计，使用verilog编程语言，完成了仿真测试验证

  3. 所属分类：VHDL编程

  1. AHB_SRAM

    0下载：
  2. AHB_SRAM的设计验证代码，比较简单的小项目

  3. 所属分类：VHDL编程

  1. CAN总线verilog控制器-MCP2515

    1下载：
  2. MCP2515的FPGA驱动代码，收发均可，测试通过

  3. 所属分类：VHDL编程

  1. AD7606_NiosII_ucosII系统开发

    0下载：
  2. 实现AD7606基于Nios II CPU下的多路离子采集电路设计 可实现8通道 16位 250Ksps的数据采集在UcosII实时操作系统下完成数据采集与网口传输

  3. 所属分类：VHDL编程

    • 发布日期：2022-01-02
    • 文件大小：3.37mb
    • 提供者：fengxiaoding

  1. DES veilog 源码

    0下载：
  2. DES veilog 源码 apb 总线 控制 简单易学 清晰明了

  3. 所属分类：VHDL编程

  1. i2core_slave.v

    0下载：
  2. 高手编写的i2c的IP，i2core_slave，用于slave从设备通信。

  3. 所属分类：VHDL编程

  1. FPGA等精度频率计

    0下载：
  2. 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候)，在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟)，另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多

  3. 所属分类：VHDL编程

  1. 串口接收程序

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  2. 异步串口接收程序，主要功能是将异步串口转换成8位并口数据，数据格式为8位数据、1个停止位、1个停止位、无校验位，可以自行设置波特率。

  3. 所属分类：VHDL编程

  1. mux21

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  2. 多路选择器的设计代码及仿真验证，还有激励文件。

  3. 所属分类：VHDL编程

  1. simple_spi_latest.tar.gz

    0下载：
  2. simple_spi_latest.tar.gz

  3. 所属分类：VHDL编程

    • 发布日期：2022-06-01
    • 文件大小：561.91kb
    • 提供者：coolhandy
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