资源列表
istarVHDL
- 压缩包包含有100个VHDL的程序实例，从简单到复杂有一个渐变的过程，非常适合自学CPLD/FPGA者（使用Verilog HDL者可以不下载）-Compression bags containing 100 examples of VHDL procedures, from the simple to the complex there is a gradual process, and is ideal for learning CPLD/FPGA are (using Verilog HD
fir16_12_2m_hamming
- VHDL语言fir16_12_2m_hamming的描述 里面有详细的程序代码-fir16_12_2m_hamming
ethernet_tri_mode.rel-1-0.tar
- ethernet mac verilog code.eth 10 100 1000mb/s
Tri-mode_Ethernet_MAC_Specifications
- document for mac 10 100 1000 ethernet verilog code.you find code in this site
FPGA2
- persian Tutorial for FPGA & verilog
4559939-VGA-Video-Signal-Generation
- source code VGA for Xilinx FPGA Spartan 3E
LowFreCounter
- 实现对低频信号进行等精度测量的频率计verilog hdl代码-Realization of low-frequency signals, such as precision measurement of the frequency code verilog hdl
traffic_lights
- 十字路口的交通指挥信号灯，控制要求如下： （1）信号灯受一个起动开关控制，当起动开关接通时，信号系统开始工作，且先南北红灯亮，东西绿灯亮。当起动开关断开时，所有信号灯都熄灭。 （2）南北绿灯和东西绿灯不能同时亮，如果同时亮时应关闭信号灯系统，并报警。 （3）南北红灯亮维持26S。在南北红灯亮的同时东西绿灯也亮，并维持20S。到20S时，东西绿灯闪烁，闪烁4S后熄灭。在东西绿灯熄灭时，东西黄灯亮，并维持2S。到2S时，东西黄灯熄，东西红灯亮。同时，南北红灯熄灭，南北绿灯亮。 （4）
verilog_examples_resource_code
- verilog学习资料，各种verilog代码，举例。-some examples for verilog
divide_vl
- d这是一个分频器，因为在FPGA中，为了能够得到比较少的频率，通常用分频器来完成-can divice the frequence
seven_vote
- 这是一个七人表决器，顾名思意就是适用于7个人的表决器，当有4个人以上赞成就会响-this is a vote from seven people
full_add
- 这是一个全加器，有三个输入，有两个输出，输入分别是两个加数，一个进位，输出分别是和，进位-This is a full adder, three input, two output, input is represented by two summand, a binary output, respectively and, binary