资源列表
Quad_ip
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USB_2-0_Host_IP_Core
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JPEGcodec
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H263
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shijizhi
- 十进制加法计数器.VHDL程序,可在Quratus 2中运行
dds
- 用FPGA实现DDS,可变频,幅值由硬件完成
VHDL_to_UART
- 用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。
38decoder
- 使用Verilog硬件描述语言编程的38译码器，包含测试描述
A-to-D-VerilogHDL
- 在硬體上將十進制轉二進制，不需要使用加法器的運\算方式，大大減少運\算的時間。
DEMO_62
- 16位CUPIP核,完全运行的好的东西,可以直接拿来用的!
fpq
- 用verilog写的各种实用的分频器，很好的参考例子。
FPGA_write_sram
- FPGA向SRAM中写入数据，VHDL编程