资源列表
008
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第八章
009
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第九章---结构建模
010
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第十章
011
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为十一章
012
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为 第十二章
013
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为 第十三章
DIFPGA.RAR
- 关键字： 基带 采样 频谱 信号
alu
- 4位ALU逻辑运算单元，可进行加法、减法、逻辑运算、移位等操作。
opb_wb
- 这是一个连通OPB和Wishbone Bus的Bridge, 能够让OPB与开源的Wishbone Bus连接通信， 从而使用基于Wishbone的许多开源IP Core
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
61EDA_D159
- 正弦波 发生器,VHDL的应用和处理,可以产生任意波形
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码