资源列表
second
- 一个简单的用vhdl写的计秒功能的小程序.
verilog_manual
- verilog参考手册，可以查找相应的函数，很好用。
hdlc_vhdl
- This a VHDL implementation of an HDLC controller
DDRSDRAM
- 基于FPGA 实现DDR SDRAM的控制器
freqdivfinal
- 用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
countertest
- vhdl实现的计数器
reverse
- vhdl实现对直流电机的控制
vedio
- VHDL设计的高速图像采集模块源码，离散余弦变换，图像压缩与编码源码
gal_16v8
- 基于GAL16V8D的一个时钟整开逻辑代码.Verilog编写!
Oscillograph
- 在EP1C6Q240上实现示波器的逻辑代码.Verilog编写!很好用.调试成功.
reset
- 异步复位同步释放的复位信号处理逻辑代码.Verilog编写!很好用.在EP1C6Q240上调试成功.
SD_W_R
- SD卡读写源代码.用Verilog编写.很不错.值得借鉴.特别对SD卡开发的人员!