资源列表
jiaozhi_64
- VHDL语言实现按字节块交织，实现每64字节进行一次交织。-The VHDL language byte block interleaving, once every 64 bytes intertwined.
fpgadsp.rar
- system gen & accel dsp 培训资料,system gen & accel dsp
example
- 基于Xilinx Spartan3E的去抖算法-Based on the Xilinx Spartan3E algorithm to Buffeting
Pre-Emphasis
- A novel approach to equalization of high-speed serial links combines both amplitude pre-emphasis to correct for intersymbol interference and phase pre-emphasis to compensate for deterministic jitter, in particular, data-dependent jitter. Phase pree
FpgaMskDemod
- 基于verilog编写的MSK解调FPGA代码，modsim仿真正确(MSK demodulation FPGA code based on Verilog, modsim simulation is correct)
Xilinx_ISE_PPT(whole)
- Xilinx_ISE_大学计划使用教程PPT(全) Xilinx_ISE_大学计划使用教程PPT_1包括：Xilinx公司产品概述，Xilinx公司软件平台介绍，Xilinx公司ISE10.1软件 设计流程介绍，PicoBlaze的8位微控制器概述，PicoBlaze的简单处理解决方案，PicoBlaze的一个实例，PicoBlaze指令集详解； Xilinx_ISE_大学计划使用教程PPT_2包括： PicoBlaze指令集详解，KCPSM3 汇编器，KCPSM3编程语法，KCPS
Nios_ii_8.0_back
- altera FPGA nios 实例，实现网络通信。-altera FPGA nios example, network communications.
CycloneIII_EP3C40F780C8_26_DDRII
- SOPC,CycloneIII系列芯片EP3C40F780C8，NIOS II IDE,DDR II测试实验代码-SOPC,CycloneIII，EP3C40F780C8，NIOS II IDE, DDR II code
spartan6_ibis
- Xilinx Spartan-6 FPGA 信号完整性 分析仿真模型(Xilinx, Spartan-6, FPGA signal integrity Analytical simulation model)
mif_x
- fpga verilog HDl MIF 控制 read and write-fpga verilog HDl MIF contral read and write
lcd12864
- 能用液晶12864显示A/D采样电压的关于VHDL语言编写的程序-12864 LCD can display A/D sampling the voltage on the VHDL language program
EDA_book
- 很不错的VHDL 书籍，很经典的。可以看看。